北邮数电实验报告(共23页).docx

《北邮数电实验报告(共23页).docx》由会员分享，可在线阅读，更多相关《北邮数电实验报告(共23页).docx（23页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、精选优质文档-倾情为你奉上北京邮电大学实 验 报 告实验名称：数电实验 学 院：信息与通信工程学院 班 级： 姓 名： 学 号： 日 期：2015年5月 专心-专注-专业目录1、 实验一.4 (1)实验名称和任务要求.4 (2)原理图.4 (3)仿真波形及分析.52、 实验二 .5 (1)实验名称和任务要求.5 (2)VHDL代码.6 (3)模块连接图.8 (4)仿真波形及分析.83、 实验三.9 (1)实验名称和任务要求.9 (2)VHDL代码.10 (3)连接VHDL代码.11 (4)图形模块.12 (5)仿真波形及分析.12 (6)端口说明.134、 实验四.13 (1)实验名称和任务要

2、求.13 (2)VHDL代码.13 (3)图形模块.16 (4)仿真波形及分析.18 (5)端口说明.215、 故障及问题分析.216、总结.21一：实验一1、 实验名称和任务要求实验名称： Quartus2原理图输入法设计 实验目的： 1、熟悉用Quartus2原理图输入法进行电路设计和仿真2、掌握Quartus2图形模块单元的生成与调用 3 、熟悉实验板的使用实验内容： 1 、用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图 形模块单元。 2 、用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真 验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二

3、极管显示输出信号。 3 、用3线-8线译码器（74LS138）和逻辑门设计实现函数 F=/C/B/A+/CB/A+C/B/A+CBA,仿真验证其功能，并下载到实验板测试。要 求用拨码开关设定输入信号，发光二极管显示输出信号。 2、原理图 （1）半加器 （2）全加器 （3）译码器3、仿真波形及分析 仿真波形： （1）全加器 （2）译码器 分析： (1)全加器：当全加器2个输入端都为0时，即a=b=0时，若低位进位输入cnp=0，则Si=0，进位输出端cn=0。若低位进位输入cnp=1，则Si=1，进位输出端cn=0. 当全加器2个输入端有一个为1时，即a =0，b=1或a=1，b=0时，若低位

4、进位 输入cnp=0，则Si=1，进位输出端cn=0。若低位进位输入cnp=1，则S=0，进位输出端cn=1.当全加器2个输入端都为1时，即a=b=1时，若低位进位输入cnp=0，则Si=0，进位输出端cn=1。若低位进位输入cnp=1，则Si=1，进位输出端cn=1. （2）译码器：当输入zhi=0时，译码器不工作，当输入为1时，译码器正常工作；当输入信号a2a1a0=000,010,100,111时输出f=1;其他情况f=0。二：实验二1、实验名称和任务要求实验名称： VHDL组合逻辑电路设计 实验目的： 1、熟悉用VHDL语言设计组合逻辑电路的方法2、 熟悉用Quartus2文本输入法进

5、行电路设计3、 熟悉不同的编码及其之间的转换 实验内容： 1 、用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证其功能， 并下载到实验板测试。要求用拨码开关设定输入信号，7段数码管显示输出信 号。 2 、用VHDL语言设计实现一个8421码转换为余3码的代码转换器，仿真验证 其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显 示输出信号。 3 、用VHDL语言设计实现一个4位二进制奇校检验器，输入奇数个1 时，输出为1，否则输出为0，仿真验证其功能，并下载到实验板测 试，要求用拨码开关设定输入信号，发光二极管显示输出信号。2、VHDL代码 （1）数码管library

6、 ieee;use ieee.std_logic_1164.all;entity seg isport(a:in std_logic_vector (3 downto 0);b:out std_logic_vector (6 downto 0);end seg;architecture sega of seg isbeginprocess(a)begin case a iswhen 0000=bbbbbbbbbbb=;end case;end process;end;（2）8421码转换为余3码library ieee;use ieee.std_logic_1164.all;use ieee.

7、std_logic_unsigned.all;entity guo is port (a:in std_logic_vector (3 downto 0);b:out std_logic_vector (3 downto 0);end;architecture guoa of guo isbeginprocess(a)begin if a1010then b=a+0011; else b=0000; end if;end process;end;（3）奇校检验器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigne

8、d.all;entity jing isport(a:in std_logic_vector (3 downto 0);b:out std_logic);end jing;architecture jinga of jing isbeginprocess(a)begin if a =0001 then b=1;elsif a = 0010then b=1;elsif a =0100 then b=1;elsif a =1000then b=1;elsif a =1110 then b=1;elsif a =1101 then b=1;elsif a =1011then b=1;elsif a

9、=0111 then b=1;else b=0;end if;end process;end;3、模块连接图4、仿真波形及分析分析： 8421码转余3码：当输入a3a2a1a0小于或等于1001时，输出b3b2b1b0=a3a2a1a0+0011,其余情况输出为0000； 奇校检验器：当输入a3a2a1a0为0001，0010，0100，1000，0111，1011，1101，1110时，输出b=1,其余输出为0； 数码管：利用输出b7与offset、offset4、offset5、offset6、offset7控制只有一个数码管亮，当输入a3a2a1a0=0000时 输出b6b5b4b3b2

10、b1b0=;a3a2a1a0=0010时 输出b6b5b4b3b2b1b0=;a3a2a1a0=0011时 输出b6b5b4b3b2b1b0=;a3a2a1a0=0100时 输出b6b5b4b3b2b1b0=;a3a2a1a0=0101时 输出b6b5b4b3b2b1b0=;a3a2a1a0=0110时 输出b6b5b4b3b2b1b0=;a3a2a1a0=0111时 输出b6b5b4b3b2b1b0=;a3a2a1a0=1000时 输出b6b5b4b3b2b1b0=;a3a2a1a0=1001时 输出b6b5b4b3b2b1b0=;其他情况输出为。三：实验三1、实验名称和任务要求实验名称：

11、VHDL时序逻辑电路设计 实验目的： 1、熟悉用VHDL语言设计时序逻辑电路的方法 2、熟悉计数器的设计与应用 3、熟悉用Quartus2文本输入法进行电路设计4、 熟悉不分频器懂的设计方法 实验内容： 1 、用VHDL语言设计实现一个带异步复位的8421码十进制计数器，仿真验证 其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显 示输出信号。 2 、用VHDL语言设计实现一个分频系数为12，分频输出信号占空比为50%的 分频器。要求在Quartus2平台上设计程序并仿真验证设计。2、 VHDL代码（1） 计数器LIBRARY IEEE; USE IEEE.STD_LOGIC

12、_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY guo IS PORT( CLK,CLEAR:IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END guo;ARCHITECTURE a OF guo IS SIGNAL temp:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK,CLEAR)BEGINIF CLEAR=1 THEN temp=0000; ELSIF(CLKEVENT AND CLK=1) THEN IF temp1001 TH

13、EN temp=temp+1; ELSE temp=0000; END IF;END IF;END PROCESS;Q=temp;END a;（2）分频器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jing isport(clk:in std_logic;clear:in std_logic;q:out std_logic);end jing;architecture jinga of jing issignal b :integer range 0 to 5;signal cl

14、:std_logic;beginprocess(clear,clk)beginif clear=1 thenb=0;cl=0;elsif clk event and clk=1 thenif b=5 then b=0;cl=not cl;elseb=b+1;end if;end if;end process;qfeng_clear,clk=feng_clk,q=x); u2:guo PORT MAP(clk=x,clear=feng_rest,q=y); u3:seg PORT MAP(a=y,b=feng_out); feng=;END abc;4、图形模块5、仿真波形及分析（1）计数器（2

15、）分频器（3）组合分析： 计数器：当clear=1时，输出置0；当clear=0时，计数器开始计数，从0000计数到1001，当输出为1001时，输出0000； 分频器：当clear=1时，输出为0；当clear为0时，每6个时钟变换一次状态。6、端口说明feng_clear:分频器置0端feng_rest:计数器复位端feng_clk:时钟feng_out:输出到数码管feng:控制数码管端四：实验四1、实验名称和任务要求实验名称： 数码管扫描显示控制器设计与实现 实验目的： 1、掌握VHDL语言的语法规范，掌握时序电路描述方法 2、掌握多个数码管动态扫描显示的原理及设计方法 实验内容： 1

16、、用VHDL语言设计并实现六个数码管串行扫描电路，要求同时显示0，1，2，3，4，5这六个不同的数字图形到六个数码管上，仿真下载验证其功能。 2、用VHDL语言设计并实现六个数码管滚动显示电路。（1）循环滚动，始终点亮6个数码管，左出右进。状态为：（2）向左滚动，用全灭的数码管充右边，直至全部变灭，然后再依次从右边一个一个地点亮。状态为：12345X2345XX345XXX45XXXX5XXXXXXXXXXXXXXXX0XXXX01XXX012XX0123X01234，其中X表示数码管不显示。2、VHDL代码1、library ieee;use ieee.std_logic_1164.all;

17、entity shu isport(clk:in std_logic;a:out std_logic_vector (5 downto 0);b:out std_logic_vector (6 downto 0);end shu;architecture shua of shu issignal i: integer range 1 to 6;beginprocess(clk)begin if (clk event and clk=1)then if i=6 then i=1;else ib=;ab=;ab=;ab=;ab=;ab=;a cat=;lightline cat=;lightlin

18、e cat=;lightline cat=;lightline cat=;lightline cat=;lightline cat=;lightline=0; end case; count = count+1; countlight:= countlight+1; end if; if (count=6) then count outlight outlight outlight outlight outlight outlight outlight cat=;lightline cat=;lightline cat=;lightline cat=;lightline cat=;lightline cat=;lightline cat=;lightline=6; end case; count = count+1; countlight := countlight+1; end if; if (count=6) then count outlight outlight outlight outlight=;