第4章等习题答案(共61页).doc

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1、精选优质文档-倾情为你奉上思考题：题4.1.1 按触发方式触发器可分为 、 和 三类。答：电平触发、主从触发、边沿触发。题4.1.2 由与非门构成的RS锁存器输入信号不允许同时为 。答：0题4.1.3 触发器有 个稳定状态，它可记录 位二进制码，存储8位二进制信息需要 个触发器。答：2、1、8。题4.1.4 如果由或非门构成的RS锁存器输入信号同时为1，此时输出的原端Q和非端为 。然后改变两输入信号为0，输出原端Q和非端为 。答：0、不定（0，1或1，0）题4.2.1 在图4.2.1（b）中将C1改为C2，当C2有效时，1S、1R和C2 。答：无关。题4.2.2 同步RS触发器和RS锁存器主要

2、区别是 。答：触发信号。题4.2.3 保证同步D触发器的输出稳定，要求输入有效信号的高电平至少需要 。答： 4tpd。题4.2.4 同步触发器的缺点是 。 （A）抗干扰能力差 （B）空翻现象 （C）多次翻转 （D）约束条件答：A、B、C、D。题4.2.5 同步D触发器和同步RS触发器相同之处是 ，不同之处是 。 （A）空翻现象，约束条件 （B）同步信号，空翻现象（C）约束条件，空翻现象 （D）时钟，同步信号答： A题4.3.1 具有约束条件的触发器有 。（A）主从RS触发器 （B）由主从RS触发器组成D触发器（C）主从JK触发器 （D）由主从JK触发器组成D触发器答：A题4.3.2 具有一次翻

3、转特性的触发器有 。（A）主从RS触发器 （B）由主从RS触发器组成D触发器（C）主从JK触发器 （D）由主从JK触发器组成D触发器答：、D题4.3.3 主从RS触发器不能完全克服多次翻转的原因是 。（A）主从RS触发器的主触发器工作原理和同步RS触发器相同（B）主从RS触发器的从触发器工作原理和同步RS触发器相同（C）输入信号R不稳定（D）异步复位或置位不考虑时钟的到来就将输出清零或置1答：A题4.3.4 主从触发器的时钟在高电平时，将输入信号传递到 。在低电平时，将信号传递到 。（A） 从触发器输出 （B）主触发器输出 （C）JK触发器输出 （D）D触发器输出答：B、A题4.3.5 主从J

4、K触发器在时钟CP高电平时，输入信号J、K应保持 。在CP变为低电平时，至少保持 可将主触发器来的信号传递到输出。（A）1tpd （B）2tpd （C）3tpd （D）4tpd 答：C、D题4.3.6 T触发器的激励信号T= 。（A） （B） （C） （D） 答：A题4.3.7 主从触发器输入信号需要时钟CP 时传到输出，改变输出状态。（A）1个周期的低电平（B）1个周期的高电平（C）高电平时（D）低电平时答：A、B题4.4.1 抗干扰能力最弱的触发器是 。（A）主从RS触发器 （B）维持阻塞RS触发器（C）主从JK触发器 （D）由主从JK触发器组成D触发器答：A题4.4.2 没有空翻现象的触

5、发器有 。（A）主从RS触发器 （B）维持阻塞RS触发器（C）维持阻塞D触发器 （D）传输延迟JK边沿触发器答：B、C、D题4.4.3维持阻塞RS触发器利用 , 在时钟CP的边沿传递数据, 传输延迟D触发器利用 , 在时钟CP的边沿传递数据,。（A）门的延时 （B）维持阻塞线 （C）脉冲的低电平 （D）高电平或低电平答：B、A题4.4.4 分析传输延迟JK触发器之后, 发现CP在高电平时, 输出状态 。CP在低电平时，输出状态 。（A） 不变 （B）为0 （C）为1 （D）改变答：A、A题4.4.5在时钟CP有效的情况下, 触发器输出的新状态等于输入信号的是 触发器。（A）D （B）JK （C

6、）RS （D）T 答：D题4.4.6 D触发器的输入信号D在CP的上升沿到来前需要维持 ，CP的上升沿到来后，时钟CP应保持 。（A）1tpd （B）2tpd （C）3tpd （D）4tpd 答：B、C题4.5.1指出下列哪种电路结构的触发器可以构成移位寄存器，哪些不能构成移位寄存器。如果能够，请在（ ）内画，否则画。 （A）RS锁存器（ ） （B）同步RS触发器（ ） （C）主从JK触发器（ ）（D）维持阻塞触发器（ ） （E）用CMOS传输门组成的边沿触发器（ ）答：、题4.5.2 对于D触发器，如果令，则D触发器可以完成 触发器的逻辑功能。答：计数题4.5.3有4个JK触发器的J和K全接

7、高电平，第1个JK触发器的时钟接外加时钟信号，第1个JK的输出Q作为第2个JK触发器的时钟，第2个JK的输出Q端作为第3个JK触发器的时钟，第3个的输出Q端作为第4个JK触发器的时钟，且每个JK触发器时钟为低电平有效，问电路完成什么功能？ 。若每个JK触发器时钟为高电平有效，问电路又完成什么功能？ 。 答：加1十六进制计数、减1十六进制计数题4.5.4 JK触发器在CP脉冲作用下，能完成Qn+1= Qn的输入信号应为 。(A) J=K=0 (B) J=Q ，K= (C) J=，K=Q (D) J=Q，K=0 (E) J=0，K=答：A、B、D、E题4.5.5若D触发器的D端连在端上，经100个

8、脉冲作用后，其次态为0，则现态应为 。答：0题4.5.6主从RS触发器通过逻辑功能转换为D触发器，D触发器输出状态改变需要时钟的触发方式为 。 (A)上升边沿 (B) 高电平 (C) 低电平 (D) 一个脉冲 (E) 下降边沿答：D习题与自检题习题4.1在题图4.1（a）所示电路中，设现态Q1Q2Q3=000，分析经5个脉冲作用后，各触发器的输出状态Q1Q2Q3是什么，经过几个脉冲又回到了初始状态。CP1DQC1QQ1Q2Q31DQC11DQC1(a)题图4.1 习题4.1图 解：经过第1个脉冲的上升沿后，输出状态为100。 经过第2个脉冲的上升沿后，输出状态为110。经过第3个脉冲的上升沿后

9、，输出状态为111。经过第4个脉冲的上升沿后，输出状态为011。经过第5个脉冲的上升沿后，输出状态为001。6个习题4.2在由边沿JK触发器组成的两个电路，如题图4.2（a）、（b）所示。试分析两个电路在逻辑功能上的相同之处。题图4.2 习题4.2图（b）Q1Q2CP1J1KQC11J1KQC11Q2Q1CP1J1KQC11J1KQC1（a） 解：相同：两者都是同步三进制计数器，状态循环为00011000。计数状态转换图如题图4.2答所示。不同：图4.2（a）能自启动，图4.2（b）不能自启动。当电路处于11状态时，图4.2（b）电路始终保持此状态，不能进入三进制计数的循环状态。而图4.2（a

10、）电路处于11状态时，只要来一个CP脉冲后，会翻转为00状态，并能继续正常计数。11000110题图4.2答 习题4.3题图4.3（a）所示线路均为TTL电路，试根据题图4.3（c）所给出的输入波形A、B、C, 画出F1的波形。ABCF2F1(c)题图4.3 习题4.3图（a）&F1&A&CRBRCCB111KA1JC1F2CRS=1Q（b） 解：此题为触发器问题，只要写出触发方程即可画出波形, F1，F2波形图题图4.3答所示。ABCF2F1题图4.3答 输入/输出波形习题4.4 分析题图4.4（a）电路，试叙述工作原理，并说明电路功能。题图4.4 习题4.4图&G2&G5&G1&G6&G4

11、&G3（a）QQCPRS 解：电路结构类似边沿D触发器, 是边沿RS触发器。工作原理也类似边沿D触发器。习题4.5 试根据题图4.5（a）所示状态转换图写出特征方程和状态转换表。题图4.5 习题4.5状态转换图和状态转换表01XY=1XY=0(a)题表4.5XYQn+100Qn01110011(b) 解：1. 根据题图4.5（a）状态转换图写出状态转换表，如题表4.5答所示。题表答4.5XYQnQn+1000001001000110100110111101011112. 求特征方程先以X、Y、Qn为输入信号，Qn+1为输出信号，列出卡诺图，求出最简表达式。 特征方程为：（b）Q1DC15kH1

12、1J1KSRC1111Q8kH（a） 题图4.6 习题4.6图习题4.6题图4.6 (a)所示电路中，CP脉冲的频率均为8KHz，分析输出端Q1的频率为多少？具有什么逻辑功能？ 解：题图4.6 (a)所示电路中参数代入JK触发器特征方程，符合1位二进制计数器，又是二分频器，所以输出是4 KHz。习题4.7 题图4.7 (a)是由一个主从JK触发器及三个非门构成的“冲息电路”，图4.7图(b)是时钟CP的波形，假定触发器及各个门的平均延迟时间都是6ns，试绘出输出UO的波形。 题图4.7 习题4.7图（a）（b）UOQCPQ150ns1111J1K1SDRD（b）（a）QQ&1CPKJJCP图4

13、-33 习题4-5图（a）“1检出电路”逻辑图； （b）输入波形。RDQJSRC1CPQ150nsQUO题图4.7答 习题4.7输入/输出波形图6ns18ns解：由题图4.7（a）所示电路知，D=1=J=K=1，触发器初始状态Q=0，则UO=1。UO=1时, Q在时钟CP为下降沿延时6ns后, 翻转为高电平, 再经过18ns， UO=0。假设异步复位延时忽略，在增加18 ns，UO=1。由此得Q与UO的波形如题图4.7答所示。习题4.8 题图4.9（a）所示电路由D触发器和全加器组成，其中C、S分别是全加器的进位输出端以及和输出端，电路有两个输入端X和Y，一个输出端S。1试求该电路的状态转换表

14、。2画出在如题图4.9（b）所示输入信号的作用下，Q和S的波形，设初态为0。题图4.9 习题4.8图CXYCOCICPS（a）Q1DC1（b）XCPY解：1. 根据加法器得出输出S、C与输入X、Y和Qn的真值表。时钟CP的上升沿到来以后，将D触发器的输入信号C传递到输出Qn+1，状态转换表如题表4.8答所示题图4.9答 习题4.8波形图答案XCPYQn+1SC题表4.8答X Y QnS C Qn+10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 01 0 01 0 00 1 11 0 00 1 10 1 11 1 1 2. 先根据真值表作出C的波形图，再

15、根据时钟的上升沿将信号C移到时钟的上升沿。波形图如题图4.9答所示。习题4.9 请分析给出的VHDL描述的电路功能。ENTITY reg IS PORT(d,clk:IN BIT; q1,q2:OUT BIT); END reg; ARCHITECTURE reg_arc OF reg IS BEGIN PROCESS BEGIN WAIT UNTIL clk= 0 AND clkEVENT; q1 = d; q2 = NOT（d）; END PROCESS; END reg_arc;解：从程序中可以看出激活进程方式是WAIT UNTIL。进程语句中clk为低电平，而且是刚刚发生时，即下降沿时

16、激活进程。信号d传到q1。信号d取非之后传到q2。每当进程的某个敏感信号发生变化时，进程内部的顺序行为语句就要依次地执行一次，当进程的最后一句执行完后，进程就被挂起，当进程再次被激活时，再从第一句依次执行。综上所示，可知VHDL描述的是下降边沿D触发器。习题4.10 题图4.10(a)所示电路是负边沿JK触发器组成的电路，它是一个单脉冲发生器。题图4.10(b)所示是输入波形图，试画出输出Q1、Q2波形。解：数字设备中常需要一种被称为单脉冲发生器的装置。在这种电路中，用一个按钮来控制脉冲的产生。每按一次按钮（不论时间长短），就输出一个脉宽一定的脉冲。Q2Q2QC11J1KSR111CPQ1QJ

17、1（R）C1SR1J1K(b)1S1CP(a)图4.10 习题4.10图按钮未按下时，J1=0，K1=1，Q1=0, D2=0，Q2=0。按下按钮时，J1=K1=1，Q1在CP脉冲的下降沿翻转，使Q1=1。下一个CP下降沿继续翻转，使Q1=0，从而得到一个脉宽为CP周期的脉冲。同时Q1产生脉冲的下降沿使Q2翻转（J2=K2=1），Q2=1，D1=2=0，Q1异步清零不再翻转。因此得到的脉冲是一个单脉冲。Q1、Q2波形题图4.10答所示。CPJ1（R）Q1Q2题图4.10答 习题4.10波形答案作业：基本水平：习题4.1，习题4.3，习题4.5，习题4.8，习题4.10。 思考4.1.3，4.1

18、.4，4.2.2，4.2.4，4.2.5，4.3.3，4.3.6，4.4.2，4.4.3，4.4.5，4.4.6，4.5.1，4.5.3、4.5.5、4.5.6。中等水平：除上述习题和思考题外，包括其他习题和思考题。熟练水平：再选择部分自检题。高级水平：撰写研究论文。思考题：题5.1.1 输出仅和当前输入有关的电路为 电路，输出仅和原状态有关，和输入无关的电路为 电路，输出不仅和当前输入有关，而且和原状态有关的电路为 电路。答：组合、摩尔、米莱题5.1.2 时序逻辑电路分为两类： _和_。其中_有统一的时钟脉冲信号，存储电路里所有_的状态变化，都在同一个时钟脉冲CP作用下同时发生；而_没有统一

19、的时钟脉冲。答：同步时序电路 异步时序电路 同步时序电路 触发器 异步时序电路题5.1.3 米莱型时序电路的输出 。（A）只与当前外输入有关 （B）只与内部状态有关 （C）与外输入和内部状态都有关 答：C题5.1.4 时序电路在输入有限个CP时钟后，则进入有效循环，称 电路。（A） 自启动 （B）同步时序 （C）异步时序 （D）摩尔电路答：A题5.2.1 同步时序逻辑电路中，所有触发器状态的变化都是在 操作下进行的。异步时序逻辑电路中，各触发器的时钟信号 ，因而触发器状态的变化并不都是 发生的，而是 发生的。答：同一个时钟信号、有先有后、同时、不同时题5.2.2 为了把时序电路的逻辑功能直观、

20、形象地显示出来，有时需要把由输出方程、状态方程和控制方程表示的逻辑关系表示成 、 或 的形式。答：状态转换图、状态转换表、时序波形图题5.2.3用来表示时序电路状态转换规律的输入、输出关系的有向图称为 ，记数器中有效状态的数目称为记数器的 。 （A） 电路图、分频 （B）波形图、模 （C） 状态转换图、模 （D）摩尔电路、基答：C题5.2.4 只要没有输入信号的电路就可以判断是摩尔电路。（ ）只要有输入信号的电路就可以判断不是摩尔电路。（ ）（A） 对、错 （B）错、对 （C）不确定、对 （D）错、不确定答：A题5.3.1 设计时序电路时, 采用格雷码分配相邻状态的目的是 ，时序电路逻辑抽象和

21、组合电路逻辑抽象的主要区别是 。（A）简洁、自启动 （B）避免竞争与冒险、状态转换 （C）状态转换、自启动 （D）避免竞争与冒险、无区别答：B题5.3.2 有A，B，C，D，E，F六个状态，A和C，D和F，E和B，F和C分别等价，则全部最大等价类为 。（A）A，C，FD，F，CB，E （B）A，C，D，F （C）B，E （D）A，C，D，FB，E答：D题5.3.3 时序电路的状态转换表如思考题表1所示，设初始状态为S0，输入序列X=，则输出序列F为 。思考题表1 状态转换表XSn01S0S1S2S3S0/1S1/0S2/0S2/0S1/1S2/0S0/0S0/0Sn+1/F答：题5.3.4 某

22、时序电路的外输入为X，输出为F，状态Q1Q0排序，其状态转换表如思考题表2所示，则该电路的逻辑功能是 。思考题表2 状态转换表现输入原态现态现输出XQ1 Q0Q1 Q0F000011110 00 11 01 10 11 01 10 01 00 00 10 11 00 00 00 110000100（A）模3加/减计数器 （B）模4加法计数器 （C）模4减法计数器 （D）模4加/减计数器答：A题5.3.5 异步时序电路在 方面优于同步时序电路。同步时序电路在 方面优于异步时序电路。 （A）速度、设计 （B）设计、速度 （C）速度、延时 （D）连接线路、延时答：B题5.3.6 用同步设计方法设计一

23、个自然二进制码的24进制计数器比异步设计方法需要的时间 。24进制计数器需要5个触发器，用异步设计最简单的方法是将3个计数状态的触发器串接起来，构成8进制计数器。另两个触发器用 设计方法设计成3进制计数器，再接在8进制计数器的后边。8进制最后一个触发器的输出作为3进制的 时钟信号。（A）慢、同步、同步 （B）快、异步、同步 （C）快、同步、异步（D）慢、异步、异步 （E）慢、异步、同步答：A题5.4.1 可以进行移位操作的电路有 。（A）同步时序电路 （B）异步时序电路 （C）带同步预置的同步时序电路 （D）具有异步复位功能的异步时序电路答：A、C题5.4.2 移位寄存器按移位方向分，有 和

24、寄存器。答：单向移位寄存器、双向移位寄存器题5.4.3 当数据先移高位再移低位是 寄存器。反之当数据先移低位再移高位是 寄存器。 （A）右移、左移 （B）左移、左移 （C）左移、右移 （D）右移、右移答：A题5.4.4 按输入方式和输出方式分有并行和串行，因此可以组成 。答：串进并出、并进并出、串进串出和并进串出。题5.4.5 一般情况下，寄存器与移位寄存器优先级别最高的是 。 （A）保持 （B）复位 （C）置位 （D）右移答：B题5.4.6 一个5位扭环形移位寄存器的模是 。 （A）5 （B）8 （C）10 （D）15答：C题5.4.7 移位寄存器的输出反馈到串行数据输入端组成了 移位寄存器

25、。（A）环形 （B）分频 （C）扭环形 （D）双向答：A题5.4.8 移位寄存器的输出非端反馈到串行数据输入端组成了 移位寄存器。（A）环形 （B）分频 （C）扭环形 （D）序列答：C题5.5.1 集成计数器74161和74163的区别是 。（A）预置 （B）8421码 （C）复位 （D）置9答：C题5.5.2 集成计数器74290和74293的区别是 。（A）时钟触发 （B）编码 （C）异步复位 （D）置9答：B、D题5.5.3 集成计数器74163采用前14种状态，接成M=14加法计数器时，由于某种原因进入了1111状态，经过 个时钟脉冲，进入到有效循环。（A）0 （B）1 （C）2 （D

26、）不能进入答：B题5.5.4 两片74290的时钟连接在一起的M=88进制计数器是 时序电路。（A）同步 （B）异步 （C）异步复位 （D）同步复位 答：B题5.5.5 中规模异步计数器的反馈信号增加了锁存器的目的是 。 （A）锁存 （B）克服竞争冒险 （C）异步 （D）触发答：B题5.5.6 用74163复位端设计M=9的计数器， 原因从输出Q3引出，而不是从Q3Q0引出到与非门的输入端。 （A）同步 （B）克服竞争冒险 （C）异步复位 （D）同步复位答：D题5.5.7 用74161复位端设计M=9的计数器， 原因从输出 引出，而不是从Q3Q2引出到与非门的输入端。 （A）Q3Q1 （B）Q

27、3Q0 （C）异步复位 （D）同步复位答：C、B题5.5.8 集成计数器74290的功能优先级别最高的是 。（A）异步置9 （B）异步复位 （C）8421BCD码计数 （D）8421码计数答：A题5.5.9 可逆集成计数器74190和74191的区别是 。（A）异步复位 （B）异步预置 （C）单、双时钟 （D）计数器的模答：D题5.6.1 任意长度序列码发生器需要由 产生循环状态的数量等于序列长度S。（A）计数器 （B）寄存器 （C）锁存器 （D）移位寄存器答：A题5.6.2 基于MSI时序电路子模块划分的依据是 。（A）功能 （B）输入/输出 （C）时序电路 （D）组合电路 （E）全有答：E

28、题5.6.3 可变模计数器，或者其他多变化控制电路可用 输入条件改变。（A）编程 （B）自动 （C）移位寄存器的输出 （D）复位答：A题5.6.4 图5.6.4中LED发光由1个发光改为紧邻两个同时发光，如何更改电路。（A）预置信号任意增加1个1 （B）预置信号相隔增加1个1 （C）预置信号相邻增加1个1 （D）增加防全零电路答：C习题与自检题习题5.1 时序电路状态转换图如题图5.1所示。设X为输入信号，F为输出信号，请说明当X=0和X=1时的电路逻辑功能。能否自启动？如果不能，请修改。/00/00/0/00000/00001/0时，其功能为 。/0001000011/001000/0100

29、11000011101100101/01101/0/0110010101/01011/0111111101/0/0题图5.1 习题5.1状态转换图/0X/F答：是米莱电路。当X=0，逻辑功能为M=10计数器，当X=1时，逻辑功能为M=8计数器。不能自启动。将1111状态箭头转向任一状态。习题5.2 时序电路状态转换表如题表5.1所示。设X为输入信号，F为输出信号，请说明当X=0和X=1时的电路逻辑功能。能否自启动？如果不能，请修改。题表5.1 状态转换表输入原态现态输出XQ1nQ0nQ1n+1Q0n+1F000010001100010001011110111110110010101000100

30、101答：是米莱电路。当X=0，逻辑功能为模3加1计数器，当X=1时，逻辑功能为模3减1计数器。不能自启动。加1计数时，将11状态的下一状态进入除了11状态就行。减1计数时，将11状态的下一状态进入除了11状态就行。习题5.3 已知同步时序电路的逻辑图如题图5.3所示，试分析电路的逻辑功能。习题5.3答图 状态转换图00011011/0/0/0/1Q1Q0/F题图5.3 习题5.3逻辑电路Q1Q11K1JC1&FQ01K1JC11CP解：题图5.3所示电路是一个同步时序电路。时序电路的存储电路由两个JK触发器组成，时序电路的输出信号为F。1) 列写触发器的驱动方程和电路的输出方程触发器的驱动方

31、程为和电路的输出方程为：J0= K0=1 J1= K1=Q0 F=Q1Q02) 求触发器的状态方程JK触发器的特征方程为：将各触发器的驱动方程代入特征方程，得到状态方程： 3) 列出电路的状态转换表及状态转换图首先将触发器的原态Q1nQ0n的全部组合列入习题5.3答表内，再将Q1nQ0n的取值代入状态方程，求出触发器的现态Q1n+1Q0n+1。再带入输出方程，求时序电路的输出F的值，填入表内。所得习题5.3答表为状态转换表。 习题5.3答表 状态转换表原 态现 态输出Q1n Q0nQ1n+1 Q0n+1F0 00 11 01 10 11 01 10 00001为了更形象直观，状态转换表还可以绘

32、成状态转换图的形式，如习题5.3答图所示。4）逻辑功能分析通过状态转换图的分析，可以清楚地看出，每经过4个时钟脉冲的作用，Q1Q0的状态从00到11顺序递增，电路的状态循环一次，同时在输出端产生一个“1”信号输出。因此，题图5.3所示电路是一个同步、自启动摩尔模4计数器，计数脉冲时钟CP下降沿有效，输出端F是进位输出。也可将该计数器称为两位二进制计数器。习题5.4 分析题图5.5所示同步时序电路的逻辑功能，并说明电路性质。题图5.5 习题5.4逻辑电路图Q11K1JC1&F1K1JC11CP&1XQ0Q1Q0解：1）列写驱动方程及输出方程： ， ； ， ； 2）将各触发器的驱动方程代入JK触发

33、器的特征方程，得3）求全状态转换表及状态转换图全状态转换表如习题5.4答表所示，状态转换图如习题5.4答图所示。 习题5.4图答 状态转换图000110111/00/00/01/0Q1Q0X/F1/00/01/00/1习题5.4答表 全状态转换表输 入现 态次态输 出XQ1n Q0nQ1n+1 Q0n+1F111100000 00 11 01 10 00 11 01 10 00 00 00 00 11 01 01 000000010 4）逻辑功能分析由状态转换图可以看出，当X=0时，Q1Q0的状态从00011010变化，每经过3个或3个以上时钟脉冲，电路的状态就停在10状态，同时在F输出端产生

34、输出信号1。当X=1时，不论电路处于什么状态，时钟脉冲作用之后，都变为00状态，且输出为0。因此，当X输入连续3个或3个以上的0时，则输出信号1，否则输出0。该电路是自启动、米莱型下降边沿触发的同步3个或3个以上连续0的序列码检测器。习题5.5 异步时序电路如题图5.7所示，计数器输出Q2Q1Q0初始状态为000。回答下列问题。1）写出驱动方程和状态方程。题图5.7 习题5.5异步时序电路图图1K1JC1&1K1JC1Q2Q11K1JC11CPQ011Q2Q1Q02）画出完整的状态转换图。3）说出电路功能，能否自启动？ 解：1）列写各触发器的驱动方程和时钟方程 ， ， 2) 求触发器的状态方程

35、 3) 求状态转换表电路中的JK触发器为下降沿触发，所以各状态方程只有在它的时钟下降沿到来时才成立。假设电路原态为Q2nQ1nQ0n011，在计数脉冲CP作用下， 。此时Q0由，Q0产生一个下降沿作用于触发器1，使，在计数脉冲CP的作用下，因此电路的状态由011转换到100。若电路的原态为Q2nQ1nQ0n100，在计数脉冲CP作用下，Q0n+1没有产生下降沿，因此触发器1维持原状态不变，Q1n+10；在计数脉冲CP作用下，。因此电路状态由100转换到000。其余各状态转换和上面分析相同，状态转换表如习题5.5答表所示。状态转换图如习题5.5答图所示。习题5.5答表 状态转换表原 态时 钟现 态Q2n Q1n Q 0nCP2（CP0）CP1 Q 2n+1 Q 1n+1Q 0n+1 0 0 0 0 0 10 0 1 0 1 00 1 0 0 1 10 1 1 1 0 01 0 0 0 0 01 0 1 0 1 01 1 0 0 1 01 1 1 0 0 0000001010111100011