EDA期末考试题(共12页).doc

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1、精选优质文档-倾情为你奉上考试课程EDA技术与VHDL考试日期2005年 月 日成 绩参考答卷课程号教师号任课教师姓名考生姓名学号（8位）年级专业一、单项选择题：（20分）1 IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为_。AA .软IP B.固IP C.硬IP D.都不是2 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_是错误的。DA. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C. 为

2、实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。3 大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是_C_。A. FPGA是基于乘积项结构的可编程逻辑器件；B. FPGA是全称为复杂可编程逻辑器件；C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。4 进程中的变量赋值语句，其变量更新是_。AA. 立即完成；B. 按顺序完成；

3、C. 在进程的最后完成；D. 都不对。5 VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_。DA. 器件外部特性；B. 器件的综合约束；C. 器件外部特性与内部功能；D. 器件的内部功能。6 不完整的IF语句，其综合结果可实现_。AA. 时序逻辑电路B. 组合逻辑电路C. 双向电路D. 三态控制电路7 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_。B流水线设计资源共享逻辑优化串行化寄存器配平关键路径法A. B. C. D. 8 下列标识符中，_是不合法的标识符。BA. S

4、tate0B. 9moonC. Not_Ack_0D. signall9 关于VHDL中的数字，请找出以下数字中最大的一个：_。AA. 2#1111_1110#B. 8#276#C. 10#170#D. 16#E#E110下列EDA软件中，哪一个不具有逻辑综合功能：_。BA. Max+Plus IIB. ModelSimC. Quartus IID. Synplify第1页 共5页二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（10分）1. VHDL 超高速集成电路硬件描述语言2. FPGA 现场可编程门阵列3. RTL 寄存器传输级4. SOPC 可编程片上系统5. EAB 嵌入式

5、阵列块三、VHDL程序填空：（10分）下面程序是参数可定制带计数使能异步复位计数器的VHDL描述，试补充完整。- N-bit Up Counter with Load, Count Enable, and- Asynchronous Resetlibrary ieee;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;use IEEE.std_logic_arith.all;entity counter_n isgeneric (width : integer := 8);port(data : in std_logic_v

6、ector (width-1 downto 0);load, en, clk, rst : in std_logic;q : out std_logic_vector (width - 1 downto 0);end counter_n;architecture behave of counter issignal count : std_logic_vector (width-1 downto 0);beginprocess(clk, rst)beginif rst = 1 thencount 0); 清零elsif clkevent and clk = 1 then 边沿检测if load

7、 = 1 thencount = data;elsif en = 1 thencount = count + 1;end if;end if;end process;q = count;end behave;四、VHDL程序改错：（10分）仔细阅读下列程序，回答问题1LIBRARY IEEE;2USE IEEE.STD_LOGIC_1164.ALL;34ENTITY CNT10 IS 5 PORT ( CLK : IN STD_LOGIC ;6 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; 7END CNT10; 8ARCHITECTURE bhv OF CNT

8、10 IS9 SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); 10BEGIN 11 PROCESS (CLK) BEGIN12 IF RISING_EDGE(CLK) begin 13 IF Q1 9 THEN14 Q1 = Q1 + 1 ; 15 ELSE 16 Q1 0); 17 END IF;18 END IF; 19 END PROCESS ;20 Q = Q1;21END bhv;1. 在MAX+PlusII中编译时，提示的第一条错误为：Error: Line 12: File e:myworktestcnt10.vhd: VHDL syntax

9、error: If statement must have THEN, but found BEGIN instead指出并修改相应行的程序（如果是缺少语句请指出大致的行数）：错误1行号：12 程序改为：IF RISING_EDGE(CLK) THEN错误2行号：3 程序改为：USE IEEE.STD_LOGIC_UNSIGNED.ALL;12 行if语句配套关键字是then而非begin3 行程序中使用了+号重载函数，应包含使用对应程序包ieee.std_logic_unsigned.all2. 若编译时出现如下错误，请分析原因。当前编译的程序文件没有放在指定文件夹内，所以系统找不到WORK

10、工作库。第2页 共5页五、VHDL程序设计：（15分）设计一数据选择器MUX,其系统模块图和功能表如下图所示。试采用下面三种方式中的两种来描述该数据选择器MUX的结构体。(a) 用if语句。 (b) 用case 语句。 (c) 用when else 语句。Library ieee;Use ieee.std_logic_1164.all;Entity mymux isPort (sel : in std_logic_vector(1 downto 0);- 选择信号输入Ain, Bin : in std_logic_vector(1 downto 0);- 数据输入Cout : out std_

11、logic_vector(1 downto 0) );End mymux;Architecture one of mymux isBeginProcess (sel, ain, bin)BeginIf sel = “00” then cout = ain or bin; Elsif sel = “01” then cout = ain xor bin;Elsif sel = “10” then cout = ain and bin;Else cout cout cout cout cout = ain nor bin;End case;End process;End two;Architect

12、ure three of mymux isBeginCout = ain or bin when sel = “00” elseAin xor bin when sel = “01” elseAin and bin when sel = “10” else ain nor bin;End three;六、根据原理图写出相应的VHDL程序：（15分）Library ieee;Use ieee.std_logic_1164.all;Entity mycir isPort ( din, clk : in std_logic;Qout : out std_logic);End mycir;Archit

13、ecture behave of mycir isSignal a, b, c;BeginQout = c nand (a xor b);Process (clk)BeginIf clkevent and clk = 1 thenA = din;B = A;C = B;End if;End process;End behave;第3页 共5页七、综合题：（20分）（一）已知状态机状态图如图a所示；完成下列各题：图a 状态图图b 状态机结构图1. 试判断该状态机类型，并说明理由。该状态机为moore型状态机，输出数据outa和输入ina没有直接逻辑关系，outa是时钟clk的同步时序逻辑。2.

14、根据状态图，写出对应于结构图b，分别由主控组合进程和主控时序进程组成的VHDL有限状态机描述。Library ieee;Use ieee.std_logic_1164.all;Entity mooreb isPort (clk, reset : in std_logic; Ina : in std_logic_vector (1 downto 0);Outa : out std_logic_vector (3 downto 0) );End mooreb;Architecture one of mooreb isType ms_state is (st0, st1, st2, st3);Sig

15、nal c_st, n_st : ms_state;BeginProcess (clk, reset)BeginIf reset = 1 then c_st = st0;Elsif clkevent and clk = 1 then c_st if ina = “00” then n_st = st0; Else n_st = st1;End if;Outa if ina = “00” then n_st = st1;Else n_st = st2;End if;Outa if ina = “11” then n_st = st0;Else n_st = st3;End if;Outa if ina = “11” then n_st = st3;Else n_st = st0;End if;Outa n_st clk, q = addr);U2 : lrom port map (address = addr, q = to_da);End one;第5页 共5页专心-专注-专业