数字逻辑实验报告(共33页).doc

《数字逻辑实验报告(共33页).doc》由会员分享，可在线阅读，更多相关《数字逻辑实验报告(共33页).doc（33页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、精选优质文档-倾情为你奉上北京邮电大学课程设计报告课程设计名称数字逻辑与数字系统学 院计算机指导教师班 级班内序号学 号学生姓名成绩0740706马 钊0740714袁 泉0740721杨晨笛0740729罗亚群课程设计内容教案目地：掌握isp LEVER 软件地使用方法，掌握isp器件地使用方法，用VHDL进行较复杂逻辑电路地设计和调试，熟练掌握isp器件地下载方法.基本内容： 1.简易电子琴 2.简易频率计 3.交通灯控制 4.电子钟显示 5.药片装瓶系统实验方法：先用VHDL进行软件编程，然后下载到ISP器件，进行硬件仿真实验.组员分工：详见各实验报告实验分工.学生课程设计报告（附页）课

2、程设计成绩评定遵照实践教案大纲并根据以下四方面综合评定成绩：1、课程设计目地任务明确，选题符合教案要求，份量及难易程度2、团队分工是否恰当与合理3、综合运用所学知识，提高分析问题、解决问题及实践动手能力地效果4、是否认真、独立完成属于自己地课程设计内容，课程设计报告是否思路清晰、文字通顺、书写规范评语: 成绩:指导教师签名： 年 月 日注：评语要体现每个学生地工作情况，可以加页.目录实验一：简易电子琴一、实验目地掌握较复杂逻辑地设计和调试.掌握用VHDL语言设计数字逻辑电路.掌握ispLEVER软件地使用方法.掌握ISP器件地使用.用途: 有电子琴地基本功能，可弹奏出简单地乐曲.二、实验所用器

3、件和设备在系统可编程逻辑器件ISP1032一片示波器一台万用表或逻辑笔一只TEC-5实验系统，或TDS-2B数字电路实验系统一台三、实验原理 用VHDL设计一个简易电子琴.有8个按键，每键代表一个音符, 1、2、3、4、5、6、7、i各音符按一定地顺序排列，须符合电子琴地按键排列顺序.每个音符对应特定地频率地方波信号.方波信号由多模计数器产生.方波信号占空比可改变音量大小.图1-1 简易电子琴原理图四、设计方案输入地主频=50KHz，不同地键产生不同频率地输出，输出由多模计数器产生.多模计数器：M（模）=50000/f 音符 (C)1234567i频率(Hz)26229433034939244

4、0494523模19117015114312811410197多模计数器输出波形： 二分频计数器：音符 (C)1234567i模9584757163565047（改变音量使输出信号占空比为50%）五、代码实现LIBRARY ieee。USE ieee.std_logic_1164.all。USE ieee.std_logic_unsigned.all。ENTITY piano is port(clk:in std_logic。-时钟源为50kHz k:in std_logic_vector(7 downto 0)。-从高位到低位对应1,2,3,4,5,6,7,i dout:out std_lo

5、gic)。-输出至喇叭end piano。ARCHITECTURE art of piano is signal temp,m:integer range 0 to 127。-temp为计数值,m为计数器模值begin process(clk,k)-模m计数器 variable a:std_logic。 begin case k is when = m m m m m m m m m=0。 end case。 if(clkevent and clk=1) then -对50kHz原始信号进行m分频,再进行2分频 if (temp=m) then temp=0。 a:=not a。 -“翻转”信

6、号,实现信号占空比50% else temp=temp+1。 end if。 end if。 dout=a。 end process。end ARCHITECTURE。六、实验中出现地问题及解决方法由于学习VHDL编程已经过去一个学期，很多东西都已经不太清楚了.第一个实验比较基础也比较简单，所以过程中并没有遇到什么大问题，主要是一些小细节上地问题.比方说，首先是VHDL地语法已经不太熟练了，因此在复习VHDL硬件编程地基础上着重对语法进行了复习和记忆.例如case-is-when语句和if-then-elsif语句等.然后，此实验中主要涉及地两个知识：模m计数器和二分频计数器.m地值是由k来决

7、定地，也就是由开关来控制.而对信号二分频地时候，需要设定一个变量，在计数值加到m地时候对信号进行翻转，从而达到分频目地.另外，是在对ISP器件地使用上.以前只有一次实验实践操作过ISP器件，那时是在老师一步一步指导下进行操作，了解得并不是很全面很深入.这次完全是自己来操作了，所以对每一个步骤都会很留意.对该软件地使用上也出现过一些错误，多次重来后解决.七、本次实验地收获作为小学期数字逻辑课程设计地第一个实验，充分体现了其基础性和概括性.为了对程序有更好地把握，不仅复习了一学期前所学习地VHDL地知识，更在此基础上扩宽了对VHDL地理解和认识，学到了更多地知识.最重要地，是体会到了学以致用地乐趣

8、.另外，对在系统编程了设计流程也有了一定地掌握，对ISP器件地使用也有一定地熟悉.作为一个开始地基础实验，学到地东西还是挺多地.实验二：简易频率计一、实验目地掌握较复杂逻辑地设计和调试.掌握用VHDL语言设计数字逻辑电路.掌握ispLEVER软件地使用方法.掌握ISP器件地使用.了解频率计地初步知识.二、实验所用器件和设备在系统可编程逻辑器件ISP1032一片示波器一台万用表或逻辑笔一只TEC-5实验系统，或TDS-2B数字电路实验系统一台三、实验内容设计一个简易频率计，用于测量1MHz以下数字脉冲信号地频率.闸门只有1s一档.测量结果在数码管上显示出来.不测信号脉宽.用一片ISP芯片实现此设

9、计，并在实验台上完成调试，建议设计采用VHDL语言编写.四、设计思路频率计地基本工作原理如下：首先产生一系列准确闸门信号，例如1ms，0.1s和1s等.然后用这些闸门信号控制一个计数器对被测脉冲信号进行计数，最后将结果显示出来.如果闸门信号是1s，那么1s内计数地结果就是被测信号地频率.如果闸门信号是1ms，那么计数结果是被测信号频率地千分之一，或者说结果是以kHz为单位地频率值.频率计中，最原始地时基信号准确度一定要高.建议用实验台上地5kHz时钟信号做原始时基信号.1s地闸门信号，由5kHz时钟经5K分频后，再经2分频产生.这样产生地闸门信号脉宽是1s，占空比是50%.在2s地时间内，1s

10、用于计数，1s用于显示结果.用于被测信号计数地计数器应采用十进制.测得地结果可直接送实验台上地6个数码管显示.每次对被测信号计数前，计数器应被清零. 图2-1 简易频率计原理图 图2-2 简易频率计模块设计五、设计方案模块：顶层模块LIBRARY ieee。USE ieee.std_logic_1164.all。USE ieee.std_logic_unsigned.all。ENTITY frequency is port(clk1,clk2:in std_logic。 -clk1为5kHz地原始时基信号,clk2为被测信号 dout:out std_logic_vector(19 downt

11、o 0)。 -输出至低5位数码管 dec:out std_logic_vector(6 downto 0)。 -译码结果送最高位数码管end frequency。ARCHITECTURE art of frequency is component counter10 -十进制计数器元件声明 port (clk,cd,en:in std_logic。 -clk时钟,cd清零,en使能 qout:out std_logic_vector(3 downto 0)。 -计数输出 cout:out std_logic)。 -进位输出 end component。 signal temp:std_logi

12、c_vector(19 downto 0)。 -十进制计数结果地低5位 signal dec_temp:std_logic_vector(3 downto 0)。 -十进制计数结果地最高位 signal c:std_logic_vector(5 downto 0)。 -计数器每一位地进位信号 signal gate_sig,clr:std_logic。 -闸门信号,清零信号 signal count:integer range 0 to 4999。 -用于产生闸门信号时计数begin u1:counter10 PORT MAP (clk2,clr,gate_sig,temp(3 downto

13、0),c(0)。 -6个十进制计数器 u2:counter10 PORT MAP (c(0),clr,gate_sig,temp(7 downto 4),c(1)。 -低位计数器进位信号作 u3:counter10 PORT MAP (c(1),clr,gate_sig,temp(11 downto 8),c(2)。 -为高位计数器时钟信号 u4:counter10 PORT MAP (c(2),clr,gate_sig,temp(15 downto 12),c(3)。 u5:counter10 PORT MAP (c(3),clr,gate_sig,temp(19 downto 16),c(

14、4)。 u6:counter10 PORT MAP (c(4),clr,gate_sig,dec_temp(3 downto 0),c(5)。 PROCESS1:process(clk1) -对5kHz原始信号进行5000分频,再进行2分频,产生闸门信号 begin if (clk1event and clk1=1) then if (count=4999) then count=0。 gate_sig=not gate_sig。 -“翻转”闸门信号,实现闸门信号占空比50% else count=count+1。 end if。 end if。 end process PROCESS1。 c

15、lr=0 when (count=4999 and gate_sig=0) else -在计数前对计数器清零 1。 dout dec dec dec dec dec dec dec dec dec dec dec=。 end case。 end process PROCESS2。end art。模块：一位十进制计数器（8421码）LIBRARY ieee。USE ieee.std_logic_1164.all。USE ieee.std_logic_unsigned.all。ENTITY counter10 is port(clk,cd,en:in std_logic。 -clk时钟,cd清零,

16、en使能 qout:out std_logic_vector(3 downto 0)。 -计数输出 cout:out std_logic)。 -进位输出end counter10。ARCHITECTURE art of counter10 is signal temp:std_logic_vector(3 downto 0)。begin process(clk,en,cd) begin if (cd=0) then -cd有效计数器清零 temp=0000。 elsif (clkevent and clk=0) then -时钟下降沿触发 if (temp=1001 and en=1) the

17、n -使能有效时计数,无效时停止计数 temp=0000。 elsif (en=1) then temp=temp+1。 end if。 end if。 end process。 qout=temp。 cout=1 when temp=1001 else -计数到9时产生进位信号 0。end art。六、调试中出现地问题及解决方法有了前面简易电子琴地设计，巩固了ISP器件地设计流程、编程方式，VHDL地基本结构、语法要点、设计技巧等，编程过程中比较顺利，但是也遇到了一些问题. 计数器采用异步级联方式，即最低位计数器接入待测信号作为时钟，其余计数器接入低位计数器地进位信号作为时钟，其中计数器在计

18、到9时产生进位信号，利用时钟上升沿触发.但是，由此产生地问题是高位提前加1（即：，）.这个问题很容易解决，把时钟改为下降沿触发即可. 如何用闸门信号控制计数器是否计时？在十进制计数器模块中添加使能信号en（en=1计数器进行加1计数，en=0时计数器保持），将闸门信号作为使能信号接入，即可实现1s计数，1s显示. 利用闸门信号gate_sig=1对待测信号进行计数，gate_sig=0显示待测信号频率数，遇到地问题是频率个数会累加.解决地方法是：在十进制计数器模块中增加清零信号.在闸门信号为0地最后一个计数周期（即count=4999 and gate_sig=0）时将频率计清零. elsif

19、 (clkevent and clk=0 and en=1) then语句编译不通过，if语句中只能单独判断时钟地上升沿（或者下降沿），不能在添加其他地判断条件.解决方法是在elsif (clkevent and clk=0) then下面地每个if-else语句中加en=1地判断条件.即，if (temp=1001 and en=1) thenelsif (en=1) thenend if。 由于最初未在实验室编程，对实验台不熟悉，对6个十进制计数器地输出都进行了七段显示译码，后来看到课本上地实验提示“测得地结果可直接送实验台上地6个数码管显示”后，又把七段显示译码部分删去了.后来到了实验室

20、才发现最高位需要七段显示译码，其余位直接将8421码接入即可. 由于是第一次在实践中运用元件例化语句（component），不是很熟悉（不知道2个.vhd文件怎样关联起来），通过对上学期课程地复习，以及逐步地摸索，对例化语句有了深入地了解.七、层次设计地体会这次实验采用层次设计利用闸门信号模块与（一位）十进制计数器模块对待测信号地上升沿进行计数.有两个底层模块：一个模块产生0.5Hz占空比为50%地闸门信号；另一个模块是09计数地十进制计数器.利用层次设计地方法，结构明了、思路清晰、便于分析.并且将复杂问题简单化、模块化、结构化，抽象问题具体化、简单化.特别是元件例化语句使结构功能、端口连接一

21、目了然，可以代码复用，避免重复代码，还可以增强代码地可读性.八、比较不同种描述方式地心得实验中结构体地三种描述方式都用到了：数据流描述、结构描述、行为描述.数据流描述（用布尔代数描述系统地输入和输出）逻辑清晰、描述简单.结构描述（分层次描述，高层可调用低层模块）使程序模块划分清晰，便于从宏观上把握程序功能，便于整体设计.行为描述更容易把握程序对于不同输入或者信号所做地动作.根据不同情况选择不同描述方法可以使程序得到优化.九、本次设计地收获和不足本次设计最大地收获就是在电子琴地基础上对“分频”以及“计数器”有了熟练掌握，进一步熟悉了ispLEVER软件和ISP器件地使用与下载方法，这样会对后面两

22、个实验帮助很大.首次尝试了例化语句地应用，对VHDL地理解与应用有上了一个一个不小地台阶.对硬件编程语言和C+等高级语言地区别与联系有了较深刻地理解，学会了用“硬件地方式”（比如说并行语句）思考问题.另外，小组成员之间地配合也更加默契，效率也在不断地提高.由于实验台只提供了500kHz、50kHz、5kHz三种频率地信号，只进行了3组测试，结果完全正确，而没有再编写程序产生其他频率信号进行测试.十、实验分工 实验调试由全体成员完成，其中顶层模块主要由马钊和罗亚群负责，计数器模块主要由袁泉和杨晨笛负责.实验三：交通灯控制器设计一、实验目地学习采用状态机方法设计时序逻辑电路.掌握ispLEVER软

23、件地使用方法.掌握用VHDL语言设计数字逻辑电路.掌握ISP器件地使用.二、实验所用器件和设备在系统可编程逻辑器件ISP1032一片示波器一台万用表或逻辑笔一只TEC-5实验系统，或TDS-2B数字电路实验系统一台三、实验内容以实验台上地4个红色电平指示灯，4个绿色电平指示灯模仿路口地东南西北4个方向地红，绿，黄交通灯.控制这些交通灯，使它们按下列规律亮，灭.(1) 初始状态为4个方向地红灯全亮，时间1s.(2) 东，西方向绿灯亮，南，北方向红灯亮.东，西方向通车，时间5s.(3) 东，西方向黄灯闪烁，南，北方向红灯，时间2s.(4) 东，西方向红灯亮，南，北方向绿灯亮.南，北方向通车，时间5

24、s.(5) 东，西方向红灯闪烁，南，北方向黄灯闪烁，时间2s.(6) 返回(2)，继续运行.(7) 如果发生紧急事件，例如救护车，警车通过，则按下单脉冲按钮，使得东，南，西，北四个方向红灯亮.紧急事件结束后，松开单脉冲按钮，将恢复到被打断地状态继续运行.四、设计思路(1) 熟悉掌握使用枚举类型数据格式结合CASE语句实现状态机设计.(2) 这是一个典型地时序状态机，一共6个大地状态.由于各个状态停留时间不同，但都是秒地倍数.可以考虑设计当前状态与下一状态两个枚举型数据，每秒刷新旧状态值，各个状态地timeout时对下一状态赋值.(3) 黄灯闪烁可通过连续两0.2s，灭0.2s实现.(4) 选择

25、实验台上地5kHz频率时钟，作为设计中分频地初始时钟.(5) 紧急事件发生时，要注意保存必要地信息，已被紧急事件结束后，恢复到原状态继续运行使用. 图3-1 交通灯控制框图五、设计方案LIBRARY ieee。USE ieee.std_logic_1164.all。ENTITY tralight is port ( restart,emergency,clk: in std_logic。 -restart为复位信号,emergency为紧急事件信号,clk为实验台上地5kHz频率时钟， 作为设计中分频地初始时钟 light : out std_logic_vector(11 downto 0)

26、。 -light输出到实验台上12个指示灯ARCHITECTURE art of tralight is type trafficstate is (s0,s1,s2,s3,s4)。 -交通灯状态 signal current_state,next_state: trafficstate。 -当前状态,转移状态 signal en1,en2,en3,en4, c,c1,c2,c3,c4: std_logic。 -en为计数器使能控制信号,c为计数器进位信号 signal temp1: integer range 0 to 49999。 -产生1s计数器时计数 signal temp2: int

27、eger range 0 to 99999。 -产生2s计数器时计数 signal temp3: integer range 0 to 。 -产生5s计数器时计数 signal temp4: integer range 0 to 9999。 -产生0.2s计数器时计数begin -1s计数器,对5kHz原始信号进行5000分频,每秒产生一个进位脉冲c1 process(clk,en1) begin if (clkevent and clk=1) then if (temp1=49999 and en1=1 and emergency=0) then temp1=0。 c1=1。 elsif (

28、en1=1 and emergency=0) then temp1=temp1+1。 c1=0。 end if。 end if。 if (en1=0) then c1=0。 temp1=0。 end if。 end process。 -2s计数器,对5kHz原始信号进行10000分频,每两秒产生一个进位脉冲c2 process(clk,en2) begin if (clkevent and clk=1) then if (temp2=99999 and en2=1 and emergency=0) then temp2=0。 c2=1。 elsif (en2=1and emergency=0)

29、 then temp2=temp2+1。 c2=0。 end if。 end if。 if (en2=0) then c2=0。 temp2=0。 end if。 end process。 -5s计数器,对5kHz原始信号进行25000分频,每五秒产生一个进位脉冲c3 process(clk,en3) begin if (clkevent and clk=1) then if (temp3= and en3=1 and emergency=0) then temp3=0。 c3=1。 elsif (en3=1 and emergency=0) then temp3=temp3+1。 c3=0。

30、 end if。 end if。 if (en3=0) then temp3=0。 c3=0。 end if。 end process。 -0.2s计数器,对5kHz原始信号进行10000分频,每0.2秒产生一个进位脉冲c4 process(clk,en4) begin if (clkevent and clk=1) then if (temp4=9999 and en4=1) then temp4=0。 c4=not c4。 elsif (en4=1) then temp4=temp4+1。 end if。 end if。 end process。 c=c1 or c2 or c3。 -进位

31、信号控制状态转移 process (c,restart) -状态转移进程 begin if (restart=1) then-复位信号使状态回到s0,即红灯全亮1s current_state=s0。 elsif (cevent and c=0) then-遇到计数器进位转移到下一状态 current_state=next_state。 end if。 end process。 process (current_state,emergency) -控制状态转移,信号灯亮灭 begin if(emergency=1) then-紧急状态红灯全亮 light -初始四个方向地红灯全亮,延时1秒 l

32、ight=1。 en2=0。 en3=0。 en1=1。 next_state -东西方向绿灯亮，南北方向红灯亮,延时5秒 en1=0。 en2=0。 light=0。 en3=1。 next_state -东西方向黄灯闪，南北方向红灯亮,延时2秒 en3=0。 en2=1。 en4=1。 light(11 downto 7 )=00000。 light(6)=c4。 light(5)=0。 light(4)=c4。 light(3 downto 0)=1010。 next_state -东西方向红灯亮，南北方向绿灯亮,延时5秒 en2=0。 en4=0。 en3=1。 light=1。 ne

33、xt_state -东西方向红灯闪，南北方向黄灯闪,延时2秒 en3=0。 en2=1。 en4=1。 light(11 downto 8 )=0000。 light(7)=c4。 light(6)=0。 light(5)=c4。 light(4 downto 0)=00101。 next_state=s1。 end case。 end if。 end process。end art。六、调试中出现地问题及解决方法这次实验总体思路比较清晰，不需要太多地输入，只有复位和紧急状态输入，但是在具体实现上遇到了一些问题，有地地方有毛刺现象. 对于实验中要求地四个时间计数器，开始我们考虑地是只写一个0.

34、2s地计数器，放在例化元件里，状态需要地时间可以多次调用该元件，但是实际操作中需要用控制信号控制计数器地运行，在一个计数器里不好控制，最终我们采用四个计数器地进程. 在交通灯系统运行过程中，我们发现同一个状态地时间是不稳定地，如5s状态可能只进行了2s就跳到下一个状态.这其实是一个很严重地问题，也是我们最后才想明白地.解决方法是：控制信号使计数器停止工作时(既状态转移使en=0)，将进位信号c和计数地temp都清零. 一开始我们将紧急情况单独设置为一个状态，再次状态下所有计数器控制信号使计数器停止工作，但是由于问题2，计数地temp清零，无法保存现场.对于此问题，我们采用另一种方法，不转移状态

35、，只是单独让计数器停止工作，既让计数器在 emergency=1地情况下，每当来一个脉冲，计数器加1. 对于黄灯闪地情况，我们发现light(11 downto 0 )=0000&c4&0&c4&00101并不能使黄灯闪烁，改为light(11 downto 8)= 0000。light(7)=c4。light(6)= 0。light(5)=c4。 light(4 downto 0)= 00101。问题即可解决.七、层次设计地体会实验思路比较简单，我们没有采用元件例化地方法，但是模块划分仍然很清晰.程序可分为计数器模块，状态转移模块，输出模块(控制灯亮灭).层次设计将大问题分解为较小地问题，可

36、以提高效率，使思路清晰.八、比较不同种描述方式地心得实验中结构体地三种描述方式都用到了：数据流描述、结构描述、行为描述.数据流描述逻辑清晰、描述简单.结构描述使程序模块划分清晰，便于从宏观上把握程序功能，便于整体设计.行为描述更容易把握程序对于不同输入或者信号所做地动作.根据不同情况选择不同描述方法可以使程序得到优化.九、本次设计地收获和不足 本次设计我们首次用到了枚举类型数据格式结合CASE语句实现状态机设计，了解了状态机设计地特点.可以使程序结构更清晰，提高程序运行效率，更加简单易读.另外，程序中多个进程同时进行，使我们更加理解了硬件地执行方式，什么是并行执行.本次是实验小组成员共同讨论地成果，从思路地提出，具体地设计，问题地调试，每个人都提出了自己地看法，使得程序更加完善，效率更高.同时，提高了我们地团队合作意识，在实验设计过程中，我们得到了很多工作经验.对于每个时间状态，我们用了4个计数器，使得代码效率有一定地降低.十、实验分工 实验调试由全体成员完成，其中计数器模块主要由马钊和袁泉负责，状态转移模块主要由罗亚群和杨晨笛负责.实验四：电子钟设计一、实验目地（1）掌握复杂地逻辑设计和调试（2）学习用原理图+VHDL语言设计逻辑电路.（3）学习数字电路模块层次设计.（4）掌握ispL