计算机组成原理复习(共12页).doc

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1、精选优质文档-倾情为你奉上计算机组成原理复习（考试试题：你懂得）1.某半导体存储器，按字节编址。其中，0000H -07FFH为ROM区，选用EPROM芯片（2KB/片）；0800H-13FFH为RAM区，选用RAM芯片（2KB/片和1KB/片）。地址总线A15-A0（低）。给出地址分配和片选逻辑。1.计算容量和芯片数ROM区：2KB RAM区：3KB 共三片2.地址分配与片选逻辑存储空间分配：先安排大容量芯片（放地址低端），再安排小容量芯片。2.由Intel2114(1KX4位)芯片组成容量为4KX8位的主存储器的逻辑框图,说明地址总线和数据总线的位数，该存储器与8位字长的CPU的连接关系。

2、解：此题所用芯片是同种芯片。（1）片数=存储器总容量（位）/芯片容量（位）=4K*8/（1K*4）=8（片）（2）CPU总线（由存储器容量决定）地址线位数=log2(字数)=log2(4K)=12(位)数据线位数=字长=8（位）（3）芯片总线（由芯片容量决定）地址线=log2(1K)=10(位)数据线=4（位）（4）分组（组内并行工作，cs连在一起，组间串行工作，cs分别连接译码器的输出）。组内芯片数=存储器字长/芯片字长=8/4=2（片）组数=芯片总数/组内片数=8/2=4（组）（5） 地址分配与片选逻辑(6)连接方式:扩展位数,扩展单元数,连接控制线3.用8K8位的ROM芯片和8K4位的R

3、AM芯片组成存储器，按字节编址，其中RAM的地址为0000H5FFFH，ROM的地址为60009FFFH，画出此存储器组成结构图及与CPU的连接图。解：计算容量、芯片数量：RAM的地址范围展开为0000011111，A12-A0从0000H1FFFH，容量为：8K，高位地址A15A14A13，从000-010，所以RAM的容量为8K 3=24K。 RAM的容量是24K 8，需8K 4的芯片6片。 ROM的末地址-首地址=9FFFH-6000H=3FFFH，所以ROM的容量为214=16K。ROM的容量是16K 8，需 8K8 的芯片2片。 ROM的地址范围展开为0110 0000 0000 0

4、0001001 1111 1111 1111，高位地址A15A14A13，从011100。存储器的组成结构图及与CPU的连接如图所示。4、存储器分布图如下面所示（按字节编址），现有芯片ROM 4K8和RAM 8K 4，设计此存储器系统，将RAM和ROM用CPU连接。法1:以内部地址多的为主，地址译码方案为：用A14A13作译码器输入，则Y0选RAM1，Y1选RAM2，Y3选ROM，当A12=0时选ROM1，当A12=1时选ROM2，扩展图与连接图如图所示。法2: 以内部地址少的为主，地址译码方案为：用A14A13A12作译码器输入，则Y0和Y1选RAM1，Y2和Y3选RAM2，Y6选ROM1，

5、Y7选ROM2，扩展图与连接图如图所示。5.用8K8的RAM芯片和2K8的ROM芯片设计一个10K8的存储器，ROM和RAM的容量分别为2K和8K，ROM的首地址为0000H，RAM的末地址为3FFFH。(1)ROM存储器区域和RAM存储器区域的地址范围分别为多少?(2)画出存储器控制图及与CPU的连接图。解：（1）ROM的首地址为0000H，ROM的总容量为2K8；RAM的末地址为3FFFH，RAM的总容量为8K8，所以首地址为：2000H。（2）设计方案 ROM的地址范围为000 000 0000 0000 000 111 1111 1111RAM的地址范围为 100 000 0000 0

6、000 111 111 1111 1111法1:以内部地址多的为主，地址译码方案为：用A13来选择，当A13=1时选RAM，当A13A12A11=000时选ROM，如图所示。法2: 以内部地址少的为主，地址译码方案为：用A13A12A11作译码器输入，则Y0选ROM，Y4、Y5、Y6、Y7均选RAM，如图所示。6、用8K 8位的ROM芯片和8K4位的RAM芯片组成存储器，按字节编址，其中RAM的地址为2000H7FFFH，ROM的地址为9000HBFFFH，画出此存储器组成结构图及与CPU的连接图。解：RAM的地址范围展开为001 00011 ，A12-A0从0000H1FFFH，容量为8K，

7、高位地址从001011所以RAM的容量为8K3=24K。RAM用8K4的芯片组成，需8K4的芯片共6片。ROM的地址范围展开为1001 01011 1，A11-A0从000HFFFH，容量为4K，高位地址A15A14A13A12,从10011011，所以ROM的容量为4K3=12K。ROM用4K8的芯片组成，需4K8的芯片3片地址分析如下：0010 0000 0000 00000111 1111 1111 11111001 0000 0000 00001011 1111 1111 1111地址译码方案：用A15A14A13A12作译码器输入，则Y2和Y3选RAM1，Y4和Y5选RAM2 ，Y6

8、和Y7选RAM3，Y9选ROM1， Y10选ROM2 ， Y11选ROM3。储器的组成结构图及与CPU的连接图如图所示1己知某计算机有80条指令，平均每条指令由12条微指令组成，其中有一条取指微指令是所有指令公用的，设微指令长度为32位。请算出控制存储器容量。解：微指令所占的单元总数：(8012-80+1) 32=（8011+1 ) 32 =881 32所以控制存储器容量可选IK 32。 2表中给出了8条指令I1I8所包含的微命令控制信号。试设计微指令控制字段要求所用的控制位最少，而且保持微指令本身内在的并行性。解：微指令与包含的命令对应表如表所示。从表中可知，E、F、H及B、I、J分别两两互

9、斥，所以微指令控制字段格式设计如下：3某机采用微程序控制方式，微指令字长24位，水平型编码控制的微指令格式，断定方式，共有微命令30个，构成4个相斥类，各包含5个、8个、14个和3个微命令，外部条件共3个。（1）控制存储器的容量应为多少? （2）设计出微指令的具体格式。 解：（1）30个微命令构成4个相斥类，其中5个相斥微命令需3位编码；8个相斥微命令需4位编码，14个相斥微命令需4位编码，3个相斥微命令需2位编码：外部条件3个,采用断定方式需2位控制位。以上共需15位。微指令字长24位，采用水平型编码控制的微指令格式，所以还剩9位作为下址字段，这样控制存储器的容量应为51224. 4. 已知

10、某运算器的基本结构如图所示，它具有+(加)、-(减)、M(传送)种操作。（1）写出图中112表示的运算器操作的微命令。（2）指出相斥性微操作。（3）设计适合此运算器的微指令格式。解:（1）图中112表示的运算器操作的微命令分别为： 1：+ 2：- 3：M 4：R1A 5：R2A 6：R3A 7： R3B 8：R2B 9：R1B10： BUSR1 11： BUSR2 12： BUSR3 （2）以下几组微命令是相斥的： 1：+ 2：- 3：M 4：R1A 5：R2A 6：R3A 7： R3B 8：R2B 9：R1B 10： BUSR1 11： BUSR2 12： BUSR3 （3） 此运算器的微指

11、令格式如图所示。 00：不操作 00：不操作 00： 不操作 00：不操作01：+ 01： R1A 01： R1B 01： BUSR1 10：- 10： R2A 10： R2B 10： BUSR2 11：m 11： R3A 11： R3B 11： BUSR35、已知某机采用微程序控制方式，其存储器容量为51240(位)，微程序在整个控制存储器中实现转移，可控制微程序的条件共12个，微指令采用水平型格式，后继微指令地址采用断定方式，如下所示:微命令字段 判别测试字段 下地址字段 (1)微指令中的三个字段分别应为多少位? (2)画出对应这种微指令格式的微程序控制器逻辑框图。解:（1）假设判别测试字

12、段中每一位为一个判别标志，那么由于有12个转移条件，故该字段为4位，下地址字段为9位。由于控制容量为512单元，微命令字段是(40-4-9)=27位。（2）对应上述微指令格式的微程序控制器逻辑框如图所示：其中微地址寄存器对应下地址字段，P字段即为判别测试字段，控制字段即为微命令子段，后两部分组成微指令寄存器。地址转移逻辑的输入是指令寄存器OP码，和各状态条件：以及判别测试字段所给的判别标志(某一位为1)，其输出修改微地址寄存器的适当位数，从而实现微程序是分支转移。6.CPU结构如图所示，其中包括一个累加寄存器AC、一个状态寄存器和其他四个寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方

13、向。 (1)标明图6.9中四个寄存器的名称。 (2)简述取指令的数据通路。(3)简述完成指令LDA X的数据通路（X为内存地址，LDA功能为(X) (AC)） (4)简述完成指令ADD Y的数据通路(Y为内存地址，ADD功能为(AC)+(Y) (AC)。(5)简述完成指令STA Z的数据通路(Z为内存地址,STA功能为(AC) (Z)。解:(1)A为数据缓冲寄存器MDR，B为指令寄存器IR，C为主存地址寄存器MAR，D为程序计数器PC。(2)取指令的数据通路：PCMAR MM MDR IR(3)指令LDA X的数据通路：X MAR MM MDR ALU AC(4)指令ADD Y的数据通路：Y

14、MAR MM MDR ALU ADD AC(5)指令STA Z的数据通路：Z MAR，AC MDR MM简答题：1. 试述先行进位解决的问题及基本思想。答：先行进位解决的问题是进位的传递速度。其基本思想是：让各位的进位与低位的进位无关，仅与两个参加操作的数有关。由于每位的操作数是同时给出的，各进位信号几乎可以同时产生，和数也随之产生，所以先行进位可以提高进位的传递速度，从而提高加法器的运算速度。2. 写出一条取指微指令的微命令序列。答：PCAB ADS，M/IO=1，W/R=0 DBIRPC+13. 静态存储器依靠什么存储信息？动态存储器又依靠什么原理存储信息？试比较它们的优缺点。答：静态存储

15、器SRAM（双极型、静态MOS型）：依靠双稳态电路内部交叉反馈的机制存储信息。功耗较大，速度快，作Cache.动态存储器DRAM（动态MOS型）：依靠电容存储电荷的原理存储信息. 功耗较小,容量大,速度较快,作主存。4.画图说明控制器的构成及各部件的功能。答：程序计数器(PC): 即指令地址寄存器。存放当前正在执行的指令地址或下一条指令地址。指令地址形成: (PC)+1-PC。或:转移指令修改其内容。指令寄存器（IR）: 用以存放当前正在执行的指令。指令译码器或操作码译码器：指令寄存器中的操作码进行分析解释，产生相应的控制信号。脉冲源及启停线路; 脉冲源产生一定频率的脉冲信号作为整个机器的时钟

16、脉冲，是机器周期和工作脉冲的基准信号。时序控制信号形成部件: 根据当前正在执行的指令的需要，产生相应的时序控制信号。5.指令和数据均存放在内存中，计算机如何从时间和空间上区分它们是指令还是数据。答：时间上讲，取指令事件发生在“取指周期”，取数据事件发生在“执行周期”。从空间上讲，从内存读出的指令流流向控制器（指令寄存器）。从内存读出的数据流流向运算器（通用寄存器）6.简述CISC、RISC的主要优缺点。答:CISC(复杂指令系统计算机)的问题:(1)设计周期长，正确性难以保证且不易维护等；(2) 需要大量硬件支持的大多数较复杂的指令却利用率很低，造成硬件资源的极大浪费。RISC是在继承CISC

17、的成功技术并克服CISC的缺点的基础上产生并发展起来的，大部分RISC具有下述一些特点： (1)优先选取使用频率最高的一些简单指令，以及一些很有用但不复杂的指令。避免复杂指令。(2)指令长度固定，指令格式种类少，寻址方式种类少。指令之间各字段的划分比较一致，各字段的功能也比较规整。(3)只有取数存数指令(10adstore)访问存储器，其余指令的操作都在寄存器之间进行。(4)CPU中通用寄存器数量相当多。算术逻辑运算指令的操作数都在通用寄存器中存取。(5)大部分指令在一个或小于一个机器周期内完成。(6)以硬布线控制逻辑为主，不用或少用微码控制。(7)一般用高级语言编程，特别重视编译优化工作，以

18、减少程序执行时间。7：较水平微指令与垂直微指令的优缺点。(1)水平型微指令并行操作能力强，效率高，灵活性强，垂直型微指令则较差。(2)水平型微指令执行一条指令的时间短，垂直型微指令执行时间长。(3)由水平型微指令解释指令的微程序，有微指令字较长而微程序短的特点。垂直型微指令则相反。(4)水平型微指令用户难以掌握，而垂直型微指令与指令比较相似，相对来说，比较容易掌握。8：程序控制器： 当指令取入IR中以后，根据操作码进行译码，得到相应指令的第一条微指令的地址。 指令译码部件可用只读存储器组成，将操作码作为只读存储器的输入地址，该单元的内容即为相应的微指令在控制存储器 根据控制存储器中的地址从控制

19、存储器取出微指令，并将它存指令译码部件可用只读存储器组成，将操作码作 控制字段各位的输出通过连接线直接与受控制的门相连，于是就提供了在本节所提出的控制信号。 1.写出下列数据规格化浮点数的编码(设l位符号位，阶码为5位移码，尾数为10位补码)。 (1)+ (2)-10101 (3)+0.01011解:(1) +=260. 符号位为0；6的阶码移码表示为10110；尾数补码为，所以+规格化浮点数的编码为0 10110 (2)-10101=25（-0.10101）符号位为1；5的阶码移码表示为10101；尾数补码为，格化浮点数的编码为1 10101 (3) +0.01011 =2-10.1011

20、符号位为0；-1的阶码移码表示为01111；尾数补码为，所以+0.01011的规格化浮点数的编码为0 01111 2、用变形补码计算 X-Y ，X+Y，并判别结果的正确性。设：X=0.11011，Y=-0.10010解：X补= Y补= -Y补=X补+-Y补= 溢出 X补+Y补= 无溢出 X+Y = 0.010014、求信息码的海明校验码，画出能指示和纠正1位出错位的海明校验逻辑电路。解:(1)求信息码的海明校验码确定海明校验位的位数：设R为校验位的位数，则整个码字的位数应满足不等式N=K+R=2R-1。设R=3，则23-1=7，N=8+3=11,不等式不满足:设R=4，则24-1=15，N=8

21、+3=11,不等式满足。所以R最小取4。确定校验位的位置：位号(112)为2的权值的那些位，即 : 20、21、22、23的位置作为校验位，记作P1、P2、P3、P4，余下的为有效信息位。即：1 2 3 4 5 6 7 8 9 10 11 12P1 P2 D0 P3 D1 D2 D3 P4 D4 D5 D6 D7分组：有4个校验位，将12位分4组，第I位由校验位号之和等于I的那些校验位所校验。校验位的形成：P1=第一组中的所有位(除P1外)求异或：D7 D6 D4 D3 D1=0 1 0 1 1=1P2=第一组中的所有位(除P2外)求异或：D7 D5 D4 D2 D1=0 1 0 1 1=1P

22、3=第一组中的所有位(除P3外)求异或：D6 D5 D4 D0=1 1 0 0=0P4=第一组中的所有位(除P4外)求异或：D3 D2 D1 D0=1 1 1 0=1所以，信息码的海明校验码为0。(2)校验原理在接收端分别求G1、 G2、G3、 G4G1=P1第一组中的所有位求异或 =P1 D7 D6 D4 D3 D1G2=P2第二组中的所有位求异或 =P2 D7 D5 D4 D2 D1G3=P3第三组中的所有位求异或 =P3 D6 D5 D4 D0G4=P4第四组中的所有位求异或 =P4 D3D2 D1 D0当G1 G2G3 G4=0000时，接收的数无错，否则 G1 G2G3 G4的二进制

23、编码即为出错位号，例如 G1 G2G3 G4=1001说明第9位出错，将其取反，即可纠错。根据此原理，指出和纠正1位出错位的海明校验逻辑电路如图2.1所示。 5.(1)某总线在一个总线周期中并行传送4个字节的数据，假设一个总线周期等于一个总线时钟周期，总线时钟频率为33MHz，则总线带宽是多少?(2)如果一个总线周期中并行传送64位数据，总线时钟频率升为66MHz，则总线带宽是多少? 解：(1) 设总线带宽用Dr表示，总线时钟周期用T=1/f表示，一个总线周期传送的数据量用D表示，根据定义可得: Dr=D/T=D1/T=Df =4B33/s=132MB/s (2) 64位=8BDr=Df=8B66/s=528MB/s (此处：1MB106 B)专心-专注-专业