同步八进制加法计数器版图设计(共27页).doc

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1、精选优质文档-倾情为你奉上毕 业 设 计 论 文同步八进制加法计数器吴彬 指导老师姓名： 张 睿 专 业 名 称： 微电子技术班 级 学 号： 论文提交日期：2010年11月21日论文答辩日期：2010年11月17日2010年11月 21 日专心-专注-专业摘要计数器是数字系统中应用最广泛的时序逻辑部件之一，所谓计数器就是计算输入脉冲的个数。本设计是在LINUX环境下采用Cadence软件对同步八进制加法计数器进行芯片原理图设计、输入、仿真以及版图设计、DRC验证和LVS验证。【关键词】：计数器 版图设计 DRC LVSAbstractCounter is a digital system,

2、the most widely used one of sequential logic components, the so-called counter is to calculate the number of input pulses. This design is used in LINUX Cadence software environment, synchronous counter chip octal addition schematic design entry, simulation and layout, DRC and LVS verification verifi

3、cation.【Key words】 Counter Layout design Design Rule Check Layout Versus Schematic 目 录绪论当前，我国集成电路行业正处于发展的黄金时期，集成电路的设计、制造和封装测试都面临极大的发展机遇。以后，集成电路器件的特征尺寸将从目前的深亚微米进入纳米量级，并且有可能将一个子系统乃至整个系统集成在一个芯片上。今天，版图设计是在一个不断变化的环境中进行的。软件工具和设计方法，计算机平台，工具厂商、客户，正在实现的应用，以及我们所面对的市场压力，所有这一切都在逐年变化着。所有这一切变化已使该行业成为一个另人感兴趣的行业，但不

4、应该忘记的是，在制作优质版图后面的基本概念是基于物理特性和电学特性的，这是永远不会改变的。 通过集成电路版图设计，按照版图设计的图形加工成光刻掩膜，可以将立体的电路系统转变为平面图形，再经过工艺制造还原成为硅片上的立体结构。因此，版图设计是连接电路系统和制造工艺的桥梁，是发展集成电路必不可少的重要环节。集成电路版图设计流程：设计要求原理图的设计与绘制 原理图仿真 版图设计版图的DRC验证LVS验证第一章 Cadence软件介绍1.1Cadence软件简介Cadence系统是一个大型的EDA软件，它几乎可以完成电子设计的方方面面，包括ASIC设计、FPGA设计和PCB板设计。与另一EDA软件Sy

5、nopsys相比，Cadence的综合工具略为逊色，然而，Cadence在仿真、电路图设计、自动布局布线、版图设计及验证等方面却有着绝对的优势。Cadence公司还开发了自己的编程语言Skill,并为其编写了编译器。由于skill语言提供编程接口甚至与C语言的接口。实际上，整个Cadence软件可以理解为一个搭建在Skill语言平台上的可执行文件集。所有的Cadence工具都是用Skill语言编写的，但同时由于Cadence的工具太多而显得有点凌乱，这给初学者带来了更多的麻烦。我们的同步八进制加法计数器版图设计就是在Cadenec软件的支持下做出来的，通过原理图的设计、仿真、然后版图设计、DR

6、C验证、LVS验证等等。Cadence软件在集成电路设计中常用的工具有：1） Verilog HDL仿真工具VerilogXL。2） 电路设计工具Composer。3） 电路模拟工具Analog Aritist。4） 版图设计工具Virtuoso Layout Editor。5） 版图验证工具Dracula和Diva。6） 自动布局布线工具Preview和Silicon Ensemble第二章 同步八进制加法计数器原理图2.1同步八进制加法计数器逻辑图设计时序电路的设计，就是根据给定的逻辑功能，设计其逻辑电路。设计步骤为：a.拟定原始状态表或状态图：把设计电路的一般文字描述变成电路输入，输出和

7、状态关系的说明，在此基础上，拟定原始状态表或状态图。b.状态简化：原始状态中可能有有多余的状态，可用状态简化的方法将其消去，以得到最小状态表。c.状态分配：根据最小化状态表的状态数目，确定构成电路的触发器数目。d.确定激励函数和输出函数：根据状态表确定。拟定状态表和激励表（如表2.1）Q2Q1Q0Q2n+1Q1n+1Q0n+1J2K2J1K1J0K00000010X0X1X0010100X1XX10100110XX01X0111001XX1X1100101X00X1X101110X01XX1110111X0X01X111000X1X1X1表2.1同步八进制加法计数器状态表由上述表可求出方程：J

8、0=K0=1 J1 = K1= Q0 J2 = K2= Q0 Q1据方程得知我们所使用JK触发器的连接方式，其中根据J2 = K2= Q0 Q1可知道本电路需要用到一个与门电路，但因为与门电路要使用6个二级管，而或非门只需4个二极管，为了使用版图布线简单，我们把与门替换成或非门，并把两个输入端改成。当计数到“111”的时候计数器进行进位，输出C=1。而且此动作要与CP脉冲同步，此功能使用一个D触发器来实现。根据输入输出方程得出八进制加法计数器的逻辑图如图2.1.1：图2.1.1 同步八进制加法计数器逻辑图逻辑图端口描述：输入控制信号： RESET，实现同步清零 输入时钟信号： CLK 输出信号

9、： Q0 Q1 Q2输出进位端： C2.2 晶体管级D触发器原理图D触发器是一种延迟型触发器，在时钟脉冲的作用下，它能把从D端输入的信号同相位地传送到输出端，只是信号从输入到输出要延迟一段时间，这段时间一般不会超过时钟脉冲的一个周期。D触发器原理如图2.2图2.2 晶体管级D触发器原理图2.3 晶体管级JK触发器原理图当CP为下降沿时，不论JK为何值， Qn+1维持原态。 当CP上升沿时，J=1，K=0，不论初态Qn如何，Qn+1=1； J=0，K=1，不论初态Qn如何，Qn+1=0； J=K=1时，Qn=0，则Qn+1=1；Qn=1，则Qn+1=0。JK触发器特征方程Qn+1=Jn+Qn。真

10、值表如表2.3CPResetJKQn+1000Qn（保持）0010（置1）0101（置0）011n（翻转）1XX0表2.3 JK触发器真值表JK触发器原理如图2.2.1图2.2.1 晶体管级JK触发器原理图2.3 晶体管级同步八进制加法计数器原理图本设计同步八进制加法计数器是由3个JK触发器、1个D触发器、1个非门和2个或非门组成的。其晶体管级同总原理图见附录B。第三章 原理图仿真当CMOS D触发器的原理图建立好之后，其连接是否正确，只需要看其能实现这个功能。所以需要我们用Cadence软件对刚才画好的原理图进行仿真，并通过仿真波形图来体现该原理图是否正确。原理图的仿真分为以下几个步骤：1）

11、添加CSMC05MS的两个库文件2）输入、输出的设置3）时间段设置4）保存设置5）输入、输出线的选中6）仿真运行7）仿真波形图3.1 D触发器仿真波形图D触发器的仿真波形如图3.1。图3.1 D触发器仿真波形图D触发器实现的功能是当一个CP脉冲到来时，输出Qn+1=D。3.2 JK触发器仿真波形图JK触发器仿真波形图如图3.2。图3.2 JK触发器仿真波形图当J和K为1的时候，同时输入一个CP脉冲，该触发器就翻转一次；如果触发器的初始状态为0 时，在逐个输入CP脉冲时，其输入就会101不断变化。3.3同步八进制加法计数器仿真波形图同步八进制加法计数器仿真波形图如图3.3图3.3 同步八进制加法

12、计数器仿真波形图（1）输出端用Q0 Q1 Q2表示，Q0为最高位，Q2为最低位，Q3是进位端，输出端用Q2 Q1 Q0表示；（2）设计算器的初始状态为Q0 Q1 Q2=000,当第1个钟脉冲CP上升沿到来时，若Reset为1，Q2由“0”变为“1”，计数器的输出状态Q0 Q1 Q2由000001；第2个CP脉冲作用后，Q2由“1”变为“0”，由于下降沿的作用，Q1由“0”变为“1”，计数器的输出状态Q0 Q1 Q2由000001；依次类推，逐个输入CP脉冲时，计算器的输出状态按照Q0 Q1 Q2000001010011100101110111 的规律变化。当输入第8个CP脉冲时，Q2由“1”变

13、为“0”，其下降沿使Q1由“1”变为“0”， Q1的下降沿使Q0由“1”变为“0”，计数状态由111000，完成一个计数周期。同时进位端Q3由“0”变为“1”。实现了同步八进制加法计数器的功能。第四章 同步八进制加法计数器版图设计它是根据电子电路的性能要求和制造工艺的水平，按照一定的规则，将电子线路图设计成光刻掩膜版图，这些掩模版图包括制造集成电路所用的阱、有源区、多晶硅、P+注入、N+注入、接触孔、通孔、多层金属连线等工序的几何图形。对于某一种集成电路后电路来说，它的版图是一组复合图，即由上述各个工序的图形叠加而成。这些图形的大小和形状是不同的，在同一层图形中对于图形的大小和图形的间距有严格

14、要求；在不同的图形层之间，对于图形的相对位置及对准也有严格的要求，这些要求由一种称为版图设计规则的文件进行规定。4.1版图设计规则集成电路版图设计规则一般都包含以下4种规则（1）最小宽度版图设计时，几何图形的宽度和长度必须大于或等于设计规则中最小宽度的数值。例如，若金属连线的宽度太窄，由于制造偏差的影响，可能导致金属断线，或者在局部过窄处形成大的电阻。（2）最小间距在同一层掩膜上，图形之间的间隔必须大于或等于最小间距。例如如果两条多晶硅连线间的间隔太小，就可能造成短路；在某些情况下，不同层的掩膜图形间隔也不能小雨最小间距，例如多晶硅与有源区之间要保持最小间距，避免发生重叠。（3）最小包围N阱，

15、N+和P+离子注入区在包围有源区时，都应该有足够的的余量，以确保即使出现光刻套准偏差时，器件有源区始终在N阱，N+和P+离子注入区内。另外，为了保证接触孔位于多晶硅（或有源区）内，应使用多晶硅，有源区和金属对接触空四周都要保持一定的覆盖。（4）最小延伸某些图形重叠于其他图形之上时，不能仅仅到达边缘为止，还应该延伸到边缘之外一个最小长度。例如，多晶硅栅极必须延伸到有源区之外一定长度，以确保MOS管有源区边缘能正常工作，避免源极和漏极在边缘短路。版图设计规则的作用是保证电路性能，易于在工艺中实现，并能取得较高的成品率。版图设计规则通常包括两个主要方面：规定图形和图形间距的最小容许尺寸；规定各分版间

16、的最大允许套刻偏差。集成电路制作中各类集成元件、器件及其间的隔离与互连等是在一套掩模版的控制下形成的。一套掩模版通常包括 410块分版。每一块分版是一组门设计的图形的集合，整套版中的各分版相互都要能精密地配合和对整套掩模版图形(简称版图)的设计，是把电路的元件、器件和互连线图形化，用它来控制制备工艺，使集成电路获得预期的性能、功能和效果。例如，增强型负载硅栅N沟道MOS型集成电路需要4块分版,分别用以确定有源区、多晶硅、接触孔和铝连线。本设计所采用的设计规则是华润上华公司的0.5um硅栅设计规则，典型值如下：（详见附录A）。1.接触孔的大小为0.5m0.5m2.有源区对接触孔的最小覆盖为0.3

17、m3.接触孔与栅极的最小间距为0.4m4.栅极的宽度不小于0.5m5.栅极伸出有源的距离不小于0.55m4.2 D触发器版图设计D触发器的版图采用2行结构，构成D触发器的单元只有反相器和传输门，在版图布局的时候，用中间部分来构成反相器，因为一根多晶直接延伸就容易形成栅极共用，这是形成反相器所必要的。第1行和第2行则用来构成传输门，但这两行的MOS管不需要多晶共用，只用金属进行源漏连接，即使这些金属连线必须跨过中间两行的有源区，也没有形成寄生MOS管的担忧。而传输门两个MOS管的栅极分别由CP和-CP信号控制，在布局上也适合将它们分开放置。作为CP连线的多晶放在VDD金属线下，-CP多晶则沿着V

18、SS水平布线，而且在中央部位，这两条多晶都从有源区的空隙分别延伸都VDD和VSS先附近，与传输门器件的栅极进行连接。这样就画成了CMOS D触发器的版图（见下图4.1）图4.1 D触发器版图4.3 JK触发器版图设计JK触发器我们采用同样的方法，只是在D触发器的左边加上了一个实现复位功能的或非门电路，版图如图4.2。图4.2 JK触发器版图4.4 同步八进制加法计数器版图设计八进制计数器的总版图我们是这样设计的：上半部分用3个JK触发器并列放置，并且通过镜像功能使得他们能够共用一个电源或地，下半部分是由一个门电路和D触发器组成。门电路分为3块，中间一个非门，两边各有一个或非门。首先将它们3个先

19、共用一个电源和地，然后将门电路与D触发器共用一个电源和地，最后让下半部分与第三个JK触发器共用一个地，从而组成一个完整的八进制计数器的版图。完成这一步后，再将版图中的输入输出端相连，并将输出信号Q0，Q1，Q2,CP端和输入控制信号RESET端拉出。这样就构成了一个八进制计数器总的版图。结合同步八进制加法计数器原理图，为了减小芯片面积，为了使版图布局简单、布线简单，我们把版图设置为正方形，布局设计如图4.3VDDJK触发器GNDJK触发器VCCJK触发器GND 或 非门非门或非门D触发器VDD图4.3同步八进制加法计数器版图布局同步八进制加法计数器总版图见附录B。第五章 DRC验证和LVS验证

20、版图验证是指采用专门的软件工具，对版图进行几个项目的验证，包括版图是否符合设计规则、版图是否和所设计的电路图一致、是否存在短路、断路及悬空的节点。只有经历这些验证过程且合格的版图，才能放心的用来制作光刻掩膜版。为了确保设计完成后一次流片成功，必须借助于计算机和Cadence软件的强大功能，对版图设计进行高效而全面的验证。在本设计中，版图验证是八进制计数器版图设计中一个不可少的重要环节。集成电路常规验证的项目包括下列5项：（1） DRC（Design Rule Check）设计规则检查；（2） ERC（Electrical Rule Check）电学规则检查；（3） LVS（Layout Ver

21、sus Schematic）版图和电路图一致性比较；（4） LPE（Layout Parasitic Extraction）版图寄生参数提取；（5） PRE（Parasitic Resistance Extraction）寄生电阻提取；在上述项目中，DRC和LVS是必须要做的验证，其余为可选项目。而ERC一般在做DRC是同时完成，并不需要单独进行。因此，本设计对DRC和LVS的验证方法进行详细的叙述。5.1 DRC验证DRC验证是指在生产掩模版图形之前，按照设计规则对版图几何图形的宽度、间距及层与层之间的相对位置等进行检查，以确保设计的版图没有违反预定的设计规则，能在特定的集成电路制造工艺下流

22、片成功，并且具有较高的成品率。本设计中，DRC成为版图验证的必做项目。以下是DRC验证的过程1) 规则文件。在版图窗中选择命令VerifyDRC,出现“DRC”对话框，在对话框中的Rule File和Rule Library内一定要输入规定文件名divaDRC.rul和规则文件CSMC05MC。设计完毕单击“OK”。2)运行DRC。在CIW窗口中可以看到运行的信息，并显示有无错误。同时，在版图上也会出现高亮度的区域或线段显示存在的错误，然后进行修改，直到不存在错误为止，然后进行存盘。3)看版图文件中的错误，选择命令VerifyMarkersFind,出现“Find Markers”对话框。打开

23、框中Zoom To Markers开关，在这个对话框中单击“apply”按钮，出现“marker text”对话框，对话框内指出了错误的原因和位置。同时在版图上全屏显示第一个错误，然后进行修改。如图5.1图5.1 DRC验证我们也可以可以选择Verify-Markers-Explain来看错误的原因提示。选中该菜单后，用鼠标 在版图上出错了的地方单击就可以了。也可以选择Verify-Markers- Delete把这些错误提示删除。5.2 LVS验证版图绘制完后，除需要通过设计规则检查（DRC）外，还要与原理图进行对比，以检查在版图中实际形成的电路的与原理图中的电路（即需要的电路）是否一致。实

24、现 LVS 的步骤是首先让计算机根据提取规则（保存在 DivaExtract.rul中） ，识别出版图中型成的晶体管、电阻、电容等基本电路元件以及这些元件的连接关系，生成一个 SPICE 格式的电路网表，这个过程在 Cadence 软件中成为提取（Extract） ，然后将提取的网表与由原理图所生成的网表进行对比。为使计算机能够正确地进行提取，在上一章所设计的版图的基础上，我们还需要进行一些标注，使机器能够找到输入、输出、电源和地等端子，因为这些信息在版图中还没有反映出来。验证步骤如下：1标注端子（Pins）2提取电路网表标注端子后，就可以进行提取操作了，点击菜单中的“Ve r i fyExt

25、ract”,将会出现图5.2 所示的窗口，在不需要提取寄生参数时，直接点击“OK”即可。3LVS验证提取电路图后就可以进行版图与原理图的对比了，点击“Ve r i fyLVS,”出现LVS验证对话框。找到原理图和提取出的版图视图，分别将它们添加到 LVS 窗口中。然后，你可以点击“Run”按纽，执行 LVS操作。为观察对比的结果，点击 “Output”按纽，这时将出现 LVS的结果。LVS的验证结果如图5.3，显示“The net-lists match”，网表与版图相互匹配，LVS验证通过。图5.2 提取网表 图5.3 LVS验证结果图5.2.3 LVS仿真正确图结论最后我顺利的完成了同步八

26、进制加法计数器版图设计，这期间我不仅向老师请教设计过程中遇到的难题，也和同组同学相互研究讨论，通过本次毕业设计，我再次复习了上个学期来所学的知识，把数字电子技术同版图设计相结合，对D触发器、JK触发器以及Cadence软件的运用有了一个比较完整的认识和了解，并系统的掌握了设计的过程和方法。在设计中的每一步，我都做了认真的考虑，在这样点滴考虑与思量过程中，更清晰了解整个设计过程。对Cadence软件的各种操作也驾轻就熟了。通过这次设计我学到了很多知识。致谢首先我要感谢校方给予我这样一次机会，在这个过程当中，不仅使我们能够更多的学习一些实践应用知识，增强我们实际操作应用能力，提高独立思考能力，而且

27、还提高了我们的团结合作能力，我们这个小组共5个人，在整个设计过程中我们五个人有明确的分工，在大家的共同努力下我们顺利地完成了毕业设计。一并感谢我们组的其他同学，他们在我设计时给了我很多意见和关怀。这里我还要感谢所有其他给予我帮助的人。我在毕业设计过程中，遇到过困难和难题，得到张老师、同学的大力帮助和鼓励。本人能得以完成，要十分感谢我的论文指导老师张睿。从论文课题的选择到论文标题的确定，张老师给了我很多的帮助。甚至我有的一些不熟悉的专业知识，也得到了张老师的悉心教导。老师严谨的治学态度，扎实的工作作风给我留下了深刻的印象，为我今后的工作和学习树立了良好的榜样。参考文献1曾庆贵，王年元.集成电路版

28、图设计 M.北京：机械工业出版社，2008。2刘守义，钟苏主编数字电路技术（第二版）西安电子科技大学出版社，2008。3姜岩峰.现代集成电路版图设计 M.北京：化学工业出版社，2009。4林明祥.现代集成电路制造技术原理和实践 M.北京：电子工业出版社，2007。5Sung-Mo Kang. CMOS数字集成电路分析与设计 M.3版.王志功，等译.北京：电子工业出版社，2005。6王志功主编CMOS数字集成电路分析与设计.北京.电子工业出版社，2005。附表A 0.5硅栅CMOS设计规则名 称设计规则参数 规 则1N-well aN-well width for interconnect 2.

29、5mbOverlap from N-well to N+ inside N-well (pick up)0.4mcSpace from N-well to N+ outside N-well 2.1mdOverlap from N-well to P+ inside N-well1.3meSpace from N-well to P+ outside N-well (for P-well pick up)0.8m2Active width aActive width for interconnect0.5mbActive width for NMOS width0.5mcActive widt

30、h for PMOS width0.6mdSpacing of Active between N+ Active to N+ Active0.8meSpacing of Active between P+ Active to P+ Active0.8m3Poly aPoly width for interconnect 0.5mbPoly space0.5mcPoly width for N channel0.5mdPoly width for P channel0.55m4N+ implant area(SN)aMin. Width of N+ implant0.8mbMin. Space

31、of N+ implant (merge if the space is less)0.5mcN+ implant enclose Active0.5mdN+ implant to unrelated Active space 0.5m5P+ implant area(SP)aMin. Width of P+ implant0.8mbMin. Space of P+ implant (merge if the space is less)0.5mcP+ implant enclose Active0.5mdP+ implant to unrelated Active space 0.5m6Co

32、ntact (W1):a.Min. & Max. Contact size0.5*0.5mbContact to contact Min. space0.5mcP-active overlap contact0.3mdN-active overlap contact0.15mePoly overlap contact on Poly0.3mfContact on Active to Poly gate space0.4m7Metal1 1(A1)aMetal1 width0.6mbMetal1 to Metal1 space0.6mcMetal 1 overlap over contact0.3m附录B 同步八进制加法计数器原理图同步八进制加法计数器原理图附录C同步八进制加法计数器版图同步八进制加法计数器版图