电子技术暑期实习报告(共25页).doc

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1、精选优质文档-倾情为你奉上西南交通大学课程设计（报告）简易低频相位测量仪设计 年 级: 2012级 学 号: / 姓 名: 鲁涛/王胤隆/刘军 专 业: 交控 指导老师: 白天蕊 二零一四年七月二十一日专心-专注-专业设计任务及要求设计并制作一个低频相位测量仪，示意图如下图所示。相位测量数字显示A输入B输入1. 基本要求A. 相位测量仪频率范围：20Hz20kHz。B. 相位测量仪的输入阻抗100k。C. 两路输入正弦信号的峰峰值可分别在15V范围内变化。D. 相位测量绝对误差2。E. 相位差数字显示0359.9，分别率为0.1。2. 扩展部分设计制作一个移相网络，如下图所示。A. 输入信号频

2、率：100Hz、1kHz、10kHz。B. 连续相移范围：4545。C. A、B输出的正弦信号峰-峰值可分别在0.3V5V范围内变化。摘 要本设计给出了基于FPGA核心的数字式相位测量的基本原理与实现方案，实现的是对两列信号的相位差的精确测量并数字显示测量结果。该系统利用可编程逻辑器件为主系统芯片，用VHDL对其进行设计开发，系统由相位测量仪、数字式移相信号发生器和移相网络三个模块构成，整个装置具有原理简单，测量精度高,测量结果显示直观的特点。本次设计在EDA软件开发平台quatus上利用硬件描述语言VHDL进行设计编程。关键词：FPGA/CPLD、VHDL、测相目录第1章 方案准备与设计1.

3、1系统设计1.1.1 相位测量仪相位测量仪主要由放大整形和数字化测量两大部分构成，其框图1.1如下：图1.1相位测量仪框图其中，放大整形电路的主要任务是将两路同频率信号进行放大整形为方波信号，送入测量仪去测量它们的之间的相位差，测量部分通过相位比较获得一个与A、B两列信号相位差成正比的矩形脉冲并送入计数器计数，其计数值大小便反映了相位差，将其处理后以数字量的形式准确地显示出来。1.2硬件电路设计1.2.1移相网络由R，C组成移相网络进行移相原理图如下图1.3。图1.3 移相网络1.2.2放大整形单元该单元作为相位测量仪的输入通道，其主要功能是提高仪器的输入电阻和降低共模干扰，并提供边沿稳定的矩

4、形脉冲，为测量仪器进行数字化测量做准备。为了简化设计，输入级，放大级、整形级全部采用模拟集成电路来实现，共采用了三个高速模拟芯片：LF353P、LM393、HD74LS14P。图1.4 放大整形单元电路图1.3软件设计将两列相隔一定相位差的同频率正弦波信号过零比较为方波CP1、CP2，示意图如下图1.5。图1.5 相位测量示意图对两方波信号CP1、CP2信号进行异或，得到矩形波CP3，用高频方波脉冲对CP1的一个周期进行计数，设计数值为Y，对CP3的高电平时间进行计数，计数数值为X，故相位差为：整个相位差测量模块可分为四个小模块，分别是计数模块、数据溢出处理模块、运算模块、数据选择模块。1.3

5、.1计数模块此模块的处理的信号为CP1和CP2异或后的信号CP3，和CP1经过分一次频后的信号CP4，分别对CP3和CP4信号的高电平为闸门时间进行计数，并将计数值输出。根据课题要求，相位计数为（0359.9）分辨率为0.1,相位差计算公式的计算公式为使相位差的分辨力达到0.1，则a至少要满足递增为一时对应的相位差递增为0.1。而a的变化范围为（0b）,因此当b满足 b3600 时 a的变化范围大于（03600），满足课题要求。为了更加精确的测量出相位差，本设计取x的位数为14位，在满足课题要求频率范围（20HZ20KHZ）内x的变化范围为40968191；y的位数为15位，故满足课题要求频率

6、范围（2020KHz）内y的变化范围为（819216383）。在整个周期相同的一闸门时间T内的计数值为N，会产生1个脉冲的误差，故误差为：要使测量绝对误差2即 为基准脉冲，应大于3.6MHZ,本设计采用的基准脉冲频率为40MHZ。计数设计顶层图如下图4.2，VHDL语言描述（JISHU2）见附录1.1。图1.6 计数模块顶层设计图1.3.2 数据溢出处理模块由于乘除法占用的资源很多，可能在一片芯片内部都不能实现，通过移位模块将要进行乘除法运算的数据X、Y同时除以2n(n为移位的位数)，而对相位差计算。移位不影响相位差测量。移位设计顶层图如下图1.7，VHDL语言描述（YIWEI）见附录1.2。

7、图1.7移位模块顶层设计图1.3.3 运算模块这一模块实现相位差转化的计算表达式=在处理过程中，因为VHDL语言在处理除法运算过程中不能对浮点进行处理，为了避免误差，只能先用乘法，再用除法，具体参照vhdl语言描述。乘法设计顶层图如下图1.8，VHDL语言描述（TYCHENFA ）附录1.3。图1.8乘法顶层设计图除法设计顶层图如下图1.9，VHDL语言描述（KCHUFA ）附录1.4。图1.9除法顶层设计图1.3.4 数据选择模块运算出来的结果为相位差范围为（0180），判断CP1与CP2之间的超前和滞后的关系，使相位差的范围为（0359.9）范围内，具体处理过程如下：先判断CP1，CP2的

8、滞后超前，以CP1为准，CP2为滞后，则输出为=3600-，CP2为滞后，则输出为=再显示，加上小数点，便可在显示管上显示相位差大小，输出12位二进制经译码形成BCD码。数据选择模块设计顶层如图1.10，VHDL语言描述（XUSHU1）附录1.5。图1.10数据选择模块顶层设计图12位二进制经译码形成BCD码电路图如下图1.11。图1.11译码电路图封装元件如下图1.12。图1.12转换电路封装元件整个相位测量模块顶层设计如图1.13。图1.13 数字移相信号发生器顶层模块各小模块功能如下所示：JISHUZ：实现计数模块功能，用基本脉冲同时对CP1的一个周期和CP1、CP2异或后的脉冲信号高电

9、平时间计数，YIWEI：实现移位模块功能，将计数值X，Y同时除二移位。TYCHENFA：实现乘法运算。KCHUFA：实现除法运算。XUSHI：对CP1、CP2进行超前还是|滞后判断，并数据选择输出。SCAN_8_DOT: 实现动态扫描译码显示，VHDL语言描述附录1.6。12-2-bcd:将12位二进制数转换为BCD码，实现译码功能。各输入信号的流程图如图1.14。图1.14输入信号的流程图 仿真波形如下1.15。图1.15顶层模块仿真波形第2章 PCB电路板的设计与制作2.1 PCB板的制作在暑期实习的第一天老师就讲授了Altium Designer10基本使用方法。之后笔者利用几天时间通过

10、一个小作业熟悉了该软件的简单应用，学会了设计PCB的布线，元件的封装等。这次做相位测量仪就是要在之前的练习的基础上进一步强化应用。笔者先利用Altium Designer10设计相位测量仪的原理图（先建立各个元件的原理图库，然后在建立sch文档，把元件的原理图导入文档之中，用导线连接好，注意各个元件的原理图和封装必须一一对应。）对于没有封装的元件要自行组建封装并且导入库中。再根据原理图导出到PCB文件中，然后合理摆放各个元件的位置，可以参照典型电路的布局，最后合理布线后就可以形成PCB的基本轮廓了。电路布局时应安排好中心元器件，并应按模块布局，可调元件应放置在合适的位置以方便调节。电路与外接仪

11、器的连接端、测试端要布置合理，便于操作。要充分利用内部的连线，尽量减少不必要的接线。要合理利用导线的粗细不同区分连线的功能。由于本次布线中地线的布局直接影响到功放的输出效果，而且地线又相当地多，假如按常规布线会导致布线复杂不堪。于是这次采用覆铜接地的小技巧，并且手工布线。对于电源线与信号线则尽量加粗。出于PCB版的布局合理性以及从PCB板资源方面考虑，还有与老师的多次讨论修改之后笔者最后选用了下面的布局（如下图所示），经过多次修改，主要是从线的宽度以及焊盘的大小，和元件是否对称还有板布局的是否紧促这几个方面来改。原理图如图2.1：图2.1：原理图设计PCB图时，我们根据实验室热印制的标准，调整

12、了布线规则。PCB图如图2.2：图2.2：PCB图上图是没有移相网络的设计，另外我们还做了有移相网络的设计，但是由于PCB板大小的限制，我们最终放弃了这一方案，原理图见附录2.1。2.2 热转印与元件的安装2.2.1热转印（腐蚀法） 这种方法就是先PCB图打印到特殊的黄色纸张上,然后通过热压机(转印机)在130度的温度左右把该图传印到敷铜板上面。由于笔者的图中有大块的覆铜，所以在热转印之后有不少墨粉脱落，所以笔者在转印之后的铜板上用油性笔进行了勾画，把不该被浮士德地方重新覆盖住。之后再放在环保腐蚀剂中进行腐蚀.这样没有印有墨迹的地方都被腐蚀掉，剩下的就是敷铜线路图了。2.2.2 PCB板加工

13、对腐蚀好了的电路板进行钻孔，要注意钻孔的注意事项；笔者钻孔的过程中还遇到了不小的麻烦。原因是笔者需要的香蕉插座是6mm的直径，然后钻孔机中没有合适的型号。最后实在没有办法笔者是用最大号的机子钻周围的缝隙才抠出4个孔。钻孔之后就是清洗电路板，用砂纸或者是钢丝刷擦去表面上的墨迹；最后上防氧化膜（酒精松香溶液），这样再检查一下笔者就完成就了电路板的制作过程。2.2.3 元件的安装元件清单：电阻若干、电容若干、运放LF353D、过零比较器LM393、二极管若干、稳压管1N4733A、施密特触发器 DIP-14封装74LS14、四位共阴数码管A5461AH、con2 连接器、con2 线、排针四排、连接

14、线10根、开关两个。 焊接技巧：手拿焊丝，右手握烙铁，进入备焊形态。请求烙铁头坚持洁净，无焊渣等氧化物，并在表面镀有一层焊锡。 烙铁头靠在两焊件的衔接处，加热整个焊件部分，工夫大约为12秒钟。关于在印制板上焊接元器件来说，要留意使烙铁头同时接触两个被焊接物。焊件的焊接面被加热到必定温度时，焊锡丝从烙铁对面接触焊件。留意：不要把焊锡丝送到烙铁头上！第3章 电路板的调试3.1调试方法首先要检查焊接的地方是否使印刷电路板损坏，检查个电阻是否同图纸相同，各个二极管、三极管是否有极性焊错、位置装错以及是否有电路板线条断线或短路，焊接时有无焊接造成的短路现象，电源的引出线的正负极是否正确。然后要记下每次调

15、节的过程，如果调节失败，再重新调回带，要十分注意的是在调试的过程中电路板上会有很多根我们人为连接出来的导线，在电源接通的时候千万要注意不要短路。若一切正常的话就可以开始进行调试。在调试之前应先将变压器接于输入端，波形发生器接在双莲花插座的一端和接地端，负载接于相应于波形发生器输入的输出端，电位器调到最大，示波器CH1接在波形发生器两端，CH2接在输出两端，然后打开电源。通电之后在正常情况下示波器CH1显示的是正弦波，CH2显示的是经过整形的方波，若波形出现错误，应当返回上一级的测试端口，直到找到问题的根源并对其进行改正，最终获得正确的波形后再通过芯片进行正确的相位测量。3.2调试遇到的问题在调

16、试中，我们遇到了以下问题：在调试中，我们发现我们的原理图在设计中有一个严重的错误，因为理解出现问题，我们在制作PCB时将部分芯片进行了镜像，导致在实际焊接时，芯片无法正确连接，我们想到了两个解决方案，第一个即不对PCB进行较大改动而将芯片的引脚接出，然后按照正确的方式将引脚分别接入正确的线路，但是实际操作时我们发现这种方法实际操作时太过费时费力且多接出的线可能导致其他的问题，因此我们选择了另一个办法，我们将原本处于底层的线和顶层的线进行了互换，这样预览后的的图样就显示正确了，我们重新印制了PCB板，这个办法虽然看起来浪费时间，但是和第一种方法相比，杜绝了很多不必要的隐患，事实也证明这样选择是正

17、确的。另外，因为是第一次做PCB板，由于经验的缺乏，在焊接完电路板之后没有及时将过长的电路元件的引脚剪短，也因此当用万用表测试时由于失误以及以上方面的原因导致人为的短路致使芯片被烧掉不仅导致芯片的无法使用，而且还导致我们要对每一个器件进行检查以确保他们都完好无损，导致了许多不必要的麻烦，我们从中也吸取了许多的教训。 在实际测试过程中，我们也遭遇了很多挫折，其一是设计PCB电路时一味的节约空间增加了之后焊接的难度，导致焊接电路之间靠的太近，而接通电路电路后便非常容易互相影响，甚至有发生两个焊头无意连接导致短路的情况发生，这里我们又损失了几个器件，对此深表痛心。另外则是由于操作的不小心误把芯片接反

18、，导致波形的错误，这个问题也花费了我们较多时间最终才发觉。3.3测试数据理论实测Rx6.77.4100k4749.69k14.114.82k33.4533.35.1k26.728.14k66.922.733k 第4章 结论与收获体会经过为期十二天的时间，我们完成了这次课程设计。此次设计课题是基于FPGA的数字式相位测量仪的设计与制作，使用的软件是quatus，使用的硬件描述语言为VHDL。在这次设计中我们真正主要完成了基于FPGA数字式相位测量仪设计与制作模块中的相位测量系统、数字移相信号发生器、频率测量程序的编译,部分模块的仿真。在这次课程设计制作中，使我们对VHDL语言有了更深刻了解。我感

19、到自己学习到很多，也明白了很多：（1）首先是学到先做人后做事的道理。在设计中，遇到很多弄不了的东西、自己不会，就查资料，向老师、同学请教，得到他们热情耐心的帮助，使自己受益非浅。真正有效率的学习方法并非自己一味的闭门造车，因为每个人的想法都多种多样，多了解别人的想法也有助于开拓自己的思维，这样才能更加容易的完善自己的方案，作出更好的作品。（2）理论要自己用于实践之后才能证实是不是适合自己的理论。设计开始时我们分别找到了许多不同的方案，有单独基于FPGA，也有FPGA与单片机相结合的，之所以最终确定用这种方案，首先是考虑到元器件的限制，另外一点则是担心不同程序之间的冲突我们把握不好，可能会导致最

20、终的失败。（3）这次实习最重要的一部分是磨练了我们的意志和实际操作的技巧，纸上得来终觉浅，当真正开始硬件操作时，我们才体会到这其中的难度丝毫不亚于编程，而对于硬件语言的不够熟悉导致了我们实际操作时事倍功半，这让我们体会到，无论做任何事情都不能等到事到临头再开始准备，而应当在平时就掌握必须的技能，这样在真正遇到情况的时候，才能得心应手的控制和解决，而非手忙脚乱。这次暑期实习让我们收获颇深，也认识到许多自身的不足，在未来的学习生活中我们一定会努力改正这些不足，让自己变得更好，以迎接未来更加艰巨的挑战。附录：程序：1.1 JISHU2-计数模块 library ieee; use ieee.std_

21、logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity jishu2 is port(cp1,cp2: in std_logic; clk: in std_logic; cp_fen1: out std_logic;-1hz cp_4: buffer std_logic;-200k flag: out std_logic; count11:out std_logic_vector(21 downto 0); count21:out std_logic_vector(20 downto

22、0);end jishu2;architecture pengshu of jishu2 is signal cp:std_logic;signal cpp:std_logic;signal mm: integer range 0 to 200;signal count: integer range 0 to ;signal count_1:std_logic_vector(21 downto 0);signal count_2:std_logic_vector(20 downto 0);signal count1: std_logic_vector(21 downto 0);signal c

23、ount2: std_logic_vector(20 downto 0);beginprocess(cp1) -cp1分频 beginif(cp1event and cp1=1) then cpp=not cpp; end if;end process;cp=cp1 xor cp2;-异或 process(cp1) -滞后 超前判断 beginif(cp1event and cp1=1) thenif(cp2=1) then flag=0;else flag=1;end if;end if;end process;process(clk) -动态扫描脉冲信号 begin if(clkevent

24、 and clk=1)then if(mm=200)then cp_4=1; mm=0; else cp_4=0; mm=mm+1; end if; end if;end process;process(clk)-以CP1为闸门时间计数 begin if(clkevent and clk=1) thenif(cpp=1) then count_1=count_1+1;else count_1=00 & x00000;end if;end if;end process;process(cpp)-以CP1为闸门时间计数值锁存 beginif(cppevent and cpp=0) then cou

25、nt1=count_1; end if;end process;process(cp,clk)-以CP1和CP2异或信号信号高电平时间为闸门时间计数 begin if(clkevent and clk=1) thenif(cp=1) then count_2=count_2+1; else count_2=0 & x00000;end if;end if;end process;process(cp)-以CP1和CP2异或信号信号高电平时间为闸门时间计数值锁存 beginif(cpevent and cp=0) then count2=count_2;end if;end process;pr

26、ocess(cp_4)-设定一秒为显示频率 begin if( cp_4event and cp_4=1)then if(count=)then cp_fen1=1; count=0; else cp_fen1=0; count=count+1; end if;end if;end process;process(cpp) -两计数值同时锁存 beginif cpp=1 and cppevent thencount11=count1;count21=COUNT2;END IF;END PROCESS;end pengshu;1.2 YIWEI-移位模块 library ieee;use iee

27、e.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity yiwei is port(count_1: in std_logic_vector(21 downto 0); count: in std_logic_vector(20 downto 0); constance:out integer range 0 to 3601; cnt_1:out std_logic_vector(14 downto 0); cnt:out std_logic_vector(13 downt

28、o 0);end yiwei;architecture pengshu of yiwei isbeginconstance=3600;process -判断移位 位数 beginif(count_1(21)=1) then -移七位 cnt_1(14 downto 0)=count_1(21 downto 7); cnt(13 downto 0)=count(20 downto 7);elsif(count_1(20)=1) then -移六位 cnt_1(14 downto 0)=count_1(20 downto 6); cnt(13 downto 0)=count(19 downto 6

29、);elsif(count_1(19)=1) then -移五位 cnt_1(14 downto 0)=count_1(19 downto 5); cnt(13 downto 0)=count(18 downto 5);elsif(count_1(18)=1) then -移四位 cnt_1(14 downto 0)=count_1(18 downto 4); cnt(13 downto 0)=count(17 downto 4);elsif(count_1(17)=1) then -移三位 cnt_1(14 downto 0)=count_1(17 downto 3); cnt(13 dow

30、nto 0)=count(16 downto 3);elsif(count_1(16)=1) then -移两位 cnt_1(14 downto 0)=count_1(16 downto 2); cnt(13 downto 0)=count(15 downto 2);elsif(count_1(15)=1) then -移一位 cnt_1(14 downto 0)=count_1(15 downto 1); cnt(13 downto 0)=count(14 downto 1);else cnt_1(14 downto 0)=count_1(14 downto 0); -不移位 cnt(13

31、downto 0)0);-中间变量付0 aa:=cc&bchenshu;-商的中间变量 if chenshu(0)=1 then-判断乘数0位是否为1 result:=aa;-若为1则把aa 付给它 else result:=(others=0); end if; for i in 1 to b_cs-1 loop-b_cs-1 aa(xx-1 downto 1):=aa(xx-2 downto 0); aa(0):=0; if chenshu(i)=1 then result:=aa+result;-累加 end if; end loop; end if; shuchu=result;-将乘

32、积输出 end process;end a;1.4 kchufa-除法模块 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity kchufa isgeneric( bit_bc: integer:=26; bit_c: integer:=15);port(clk: in std_logic; bchus: in std_logic_vector(bit_bc-1 downto 0); chushu: in std_logic_ve

33、ctor(bit_c-1 downto 0); shuchu: OUT std_logic_vector(bit_bc-1 downto 0);end kchufa;architecture a of kchufa issignal div,shang: std_logic_vector(bit_bc-1 downto 0);signal div_cshu: std_logic_vector(bit_c downto 0);signal count: std_logic_vector(7 downto 0);begindiv_cshu=0&chushu;div=cc)then shang(i)

34、=1; sub:=sub-cc; else shang(i)0);end process;process(clk)begin if(clkevent and clk=1)then if(count=x01)then shuchu=shang; count=x00; else count=count+1; end if; end if;end process;end a;1.5 XUSHU1-数据选择显示模块 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_ar

35、ith.all;entity xushu1 isport(flag:in std_logic; cp_1:in std_logic; shang:in std_logic_vector(11 downto 0); xuanshu:out std_logic_vector(11 downto 0);end xushu1;architecture pengshu of xushu1 isbeginprocess(CP_1) -显示频率为1秒 begin if(cp_1event and cp_1=1)then -数据选择输出 if(flag=1) then xuanshu=Xe10-shang;e

36、lse xuanshu=shang;end if;end if;end process;end pengshu;1.6 scan4_8_dot-动态扫描译码显示 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity scan4_8_dot isport(in7,in6,in5,in4,in3,in2,in1,in0:in std_logic_vector(3 downto 0);dot2,dot1,dot0:in std_logic;lout7:out std_logic_vector(6

37、 downto 0);s2,s1,s0,out_dot:out std_logic;clk:in std_logic);end scan4_8_dot;architecture lzm of scan4_8_dot issignal s:std_logic_vector(2 downto 0);signal lout4:std_logic_vector(3 downto 0);signal in_dot:std_logic_vector(2 downto 0);begins2=s(2);s1=s(1);s0=s(0);in_dot=dot2 & dot1 & dot0;process (clk)beginif (clkevent and clk=1)thenif (s=111) thens=000;else slout4lout4lou