2022年实验六Verilog设计分频器计数器电路答案.pdf

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1、实验六 Verilog设计分频器计数器电路答案实验六 Verilog 设计分频器 /计数器电路一、实验目的1、进一步掌握最基本时序电路的实现方法; 2、学习分频器 /计数器时序电路程序的编写方法; 3、进一步学习同步与异步时序电路程序的编写方法。二、实验内容1、用 Verilog 设计一个 10 分频的分频器 ,要求输入为clock(上升沿有效 ),reset(低电平复位 ),输出 clockout 为 4 个 clock 周期的低电平 ,4 个 clock 周期的高电平),文件命名为fenpinqi10 、v。2、用 Verilog 设计一异步清零的十进制加法计数器,要求输入为时钟端CLK(

2、 上升沿 )与异步清除端 CLR( 高电平复位 ),输出为进位端C 与 4 位计数输出端Q,文件命名为couter10、v。3、用 Verilog 设计 8 位同步二进制加减法计数器,输入为时钟端CLK( 上升沿有效 )与异步清除端 CLR( 低电平有效 ),加减控制端UPDOWN,当 UPDOWN为 1时执行加法计数,为 0 时执行减法计数 ;输出为进位端C与 8 位计数输出端Q,文件命名为couter8、v。4、用VERILOG设计一可变模数计数器,设计要求 :令输入信号M1 与 M0 控制计数模,当M1M0=00 时为模 18 加法计数器 ;M1M0=01 时为模 4 加法计数器 ;当

3、M1M0=10 时为模 12 加法计数器 ;M1M0=11 时为模 6 加法计数器 ,输入 clk 上升沿有效 ,文件命名为mcout5 、v。5、VerilogHDL 设计有时钟时能的两位十进制计数器,有时钟使能的两位十进制计数器的元件符号如图所示 ,CLK 就是时钟输入端,上升沿有效 ;ENA 就是时钟使能控制输入端,高电平有效 ,当 ENA=1时,时钟 CLK才能输入 ;CLR就是复位输入端,高电平有效 ,异步清零 ;Q3、 、 0就是计数器低 4 位状态输出端 ,Q7、 、0就是高 4 位状态输出端 ;COUT就是进位输出端。三、实验步骤实验一 :分频器1、 建立工程2、 创建 Ver

4、ilog HDL 文件精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 1 页，共 27 页 - - - - - - - - - - 实验六 Verilog设计分频器计数器电路答案3、 输入 10 分频器程序代码并保存4、 进行综合编译精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 2 页，共 27 页 - - - - - - - - - - 实验六 Verilog设计分频器计数器电路答案5、 新建波形文件6、 导入引

5、脚精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 3 页，共 27 页 - - - - - - - - - - 实验六 Verilog设计分频器计数器电路答案7、 设置信号源并保存8、 生成网表精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 4 页，共 27 页 - - - - - - - - - - 实验六 Verilog设计分频器计数器电路答案9、 功能仿真10、仿真结果分析精品资料 - - - 欢迎下载 - -

6、 - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 5 页，共 27 页 - - - - - - - - - - 实验六 Verilog设计分频器计数器电路答案由仿真结果可以瞧出clockout 输出 5 个 clock 周期的低电平与5个 clock 的高电平达到10分频的效果 ,设计正确。实验二 :十进制加法计数器 (异步清零 ) 1、建立工程2、创建 Verilog HDL文件精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 6 页，共 27 页 - -

7、 - - - - - - - - 实验六 Verilog设计分频器计数器电路答案3、输入加法计数器代码并保存4、进行综合编译精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 7 页，共 27 页 - - - - - - - - - - 实验六 Verilog设计分频器计数器电路答案5、新建波形文件6、导入引脚精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 8 页，共 27 页 - - - - - - - - - - 实

8、验六 Verilog设计分频器计数器电路答案7、设置信号源并保存8、生成网表精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 9 页，共 27 页 - - - - - - - - - - 实验六 Verilog设计分频器计数器电路答案9、功能仿真10、 仿真结果分析由仿真结果可以瞧出异步清除端CLR高电平时 ,输出 Q 清零 ,CLR低电平则Q 进行 1 到 9精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 10 页，

9、共 27 页 - - - - - - - - - - 实验六 Verilog设计分频器计数器电路答案的计数 ,超过 9 进位端 C 为 1 ,Q 从 0 开始重新计数如此循环。因此设计正确。实验三 :8 位同步二进制加减计数器1、 建立工程2、 创建 Verilog HDL文件精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 11 页，共 27 页 - - - - - - - - - - 实验六 Verilog设计分频器计数器电路答案3、 输入同步 8 位加减法计数器程序代码并保存4、 进行综合编译5、 新

10、建波形文件精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 12 页，共 27 页 - - - - - - - - - - 实验六 Verilog设计分频器计数器电路答案6、 导入引脚7、 设置信号源并保存精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 13 页，共 27 页 - - - - - - - - - - 实验六 Verilog设计分频器计数器电路答案8、 生成网表9、 功能仿真精品资料 - - - 欢迎下载

11、 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 14 页，共 27 页 - - - - - - - - - - 实验六 Verilog设计分频器计数器电路答案10、仿真结果分析精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 15 页，共 27 页 - - - - - - - - - - 实验六 Verilog设计分频器计数器电路答案由仿真波形图可以瞧出当时钟clock 的上升沿到来时 ,clr 为低电平时清零 ,实现同步复位。当 updown 为

12、低电平时 ,计数器做减法操作 ;当 updown 为低电平时,计数器做加法操作。所以设计正确。实验四 :可变模数计数器1、 建立工程2、 创建 Verilog HDL文件精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 16 页，共 27 页 - - - - - - - - - - 实验六 Verilog设计分频器计数器电路答案3、 输入可变模数计数器程序代码并保存module mcout5_ljj (M1,M0,CLK,out,c,CLR); input M1,M0,CLK,CLR; output c;

13、output5:0out; reg c; reg5:0M,N; reg5:0out; always(posedge CLK or posedge CLR) begin if (CLR) begin out=0;N=0; end else begin N=M; case(M1,M0) b00: M=18; b01: M=4; b10: M=12; 精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 17 页，共 27 页 - - - - - - - - - - 实验六 Verilog设计分频器计数器电路答案b1

14、1: M=6; endcase if(N=M) begin if(out=(M-1) begin out=0;c=c; end else begin out=out+1; end end else begin out=0;c=0; end end end endmodule 4、 进行综合编译5、 新建波形文件精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 18 页，共 27 页 - - - - - - - - - - 实验六 Verilog设计分频器计数器电路答案6、 导入引脚7、 功能仿真精品资料 -

15、 - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 19 页，共 27 页 - - - - - - - - - - 实验六 Verilog设计分频器计数器电路答案11、仿真结果分析当 M1M0=00 时波形图 ,此时为模 18 的加法计数器当 M1M0=01 时波形图 ,此时为模 4 加法计数器精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 20 页，共 27 页 - - - - - - - - - - 实验六 Verilog设计分

16、频器计数器电路答案当 M1M0=10 时波形图 ,此时为模 12 加法计数器当 M1M0=01 时波形图 ,此时为模 6 加法计数器精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 21 页，共 27 页 - - - - - - - - - - 实验六 Verilog设计分频器计数器电路答案实验五 :2 位十进制计数器1、 建立工程2、 创建 Verilog HDL文件精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 2

17、2 页，共 27 页 - - - - - - - - - - 实验六 Verilog设计分频器计数器电路答案3、 输入 2 位十进制计数器程序代码并保存module counter8 (clk,clr,ena,cout,ql,qh); input clk,clr,ena; output cout; output3:0 ql,qh; reg3:0qh,ql; reg cout; always (posedge clk or posedge clr) begin if(clr) begin qh=0; ql=0; cout=0; end else if(ena) begin ql=ql+1; if

18、(ql=b1010) begin ql=0;qh=qh+1; if(qh=b1010) begin qh=0; cout=cout; end 精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 23 页，共 27 页 - - - - - - - - - - 实验六 Verilog设计分频器计数器电路答案end end end endmodule 4、 进行综合编译5、 新建波形文件6、 导入引脚精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - -

19、- - - - -第 24 页，共 27 页 - - - - - - - - - - 实验六 Verilog设计分频器计数器电路答案7、 设置信号源并保存8、 生成网表9、 功能仿真与结果分析精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 25 页，共 27 页 - - - - - - - - - - 实验六 Verilog设计分频器计数器电路答案Q3、 、0就是进位输出端 ,Q7、 、3就是高四位的状态输出端 ,结果正确。10、生成俩位十进制计数器元件精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 26 页，共 27 页 - - - - - - - - - - 实验六 Verilog设计分频器计数器电路答案精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 27 页，共 27 页 - - - - - - - - - -