集成电路课程设计报告(共16页).docx

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1、精选优质文档-倾情为你奉上集成电路课程设计报告姓 名： 刘慧超 学 号： 指导教师： 韩 良 成 绩： X126版图提取与电路分析哈尔滨工业大学（威海）电子科学与技术系2014-11-1专心-专注-专业目录第1章 课程设计的要求1.1 课程设计的目的n 掌握较大工程的基本开发技能n 培养运用Cadence工具进行硬件开发的能力n 培养集成电路设计的基本能力1.2 课程设计的要求n 掌握集成电路典型制造工艺流程及其所需的光刻掩膜版，以及每块光刻掩膜版的作用，能够识别集成电路版图；n 掌握集成电路性能与电路结构和器件尺寸之间的关系，能够正确分析和设计电路，学会电路图录入和电路模拟软件（spice）

2、的使用；n 掌握集成电路性能与版图布局布线之间的关系，能够合理进行版图规划；n 掌握集成电路版图设计规则的含义以及消除或减小寄生效应的措施，能够正确设计集成电路版图，学会版图录入和版图设计规则检查（DRC）软件的使用；n 学会电路与版图一致性检查（LVS）、版图参数提取（LPE）及版图后模拟软件的使用。第2章 课程设计的内容2.1 基本内容n 版图提取根据所给电路的版图信息，提取出电路原理图。n LVS验证提取到的原理图与版图信息的一致性，确保版图提取正确。n 电路分析根据提取出的原理图，简单分析电路完成的功能。n 仿真运行Cadence软件自带的仿真功能，对提取出的原理图做功能仿真，验证电路

3、的功能。n 绘制版图将原有版图中所有元器件的参数尺寸缩小一倍，重新绘制版图。n DRC版图规则校验，确保版图绘制符合所用工艺的要求，确保版图的规则性。n 版图后LVS重新编辑原理图，将所有的元器件参数尺寸缩小一倍，然后对新绘制的版图和原理图进行LVS校验，确保版图电路的一致性。2.2 扩展部分n 版图参数提取LPE从生成的版图中提取关键参数，例如寄生电容、耦合电容以及电路延迟等，从而进行更精确的仿真。n 版图后仿真版图设计完成以后，将寄生参数、互连延迟反标到所提取的电路网表中进行仿真，对电路进行分析，确保电路符合设计要求。第3章 课程设计的步骤3.1 前期准备开发平台的安装与设置：安装VMwa

4、re虚拟平台，在VMware界面下点击Open Existing VM or Team,打开已存在的Linux系统，如图3-1所示。图 3-1 运行VM图 3-2 打开虚拟系统Linux按照图3-1和图3-2所示运行VM并加载虚拟系统Linux，而后点击Power on this virtual machine启动Linux系统，后续的工作就从这里展开。3.2 版图提取l 运行Cadence工程软件，找到所要提取的版图文件并打开# cd kecheng# icfb&弹出的如图3-3所示对话框，点击Tool-Library Manage，按照如下方法找到版图文件并打开。图 3-3 打开版图文件而

5、后会看到如图3-4所示的版图文件。图 3-4 版图信息按照从上到下，由左至右的原则，“开闸放水”，开始提取电路原理图。新建一个原理图文件：在Library Manage 对话框下，点击File-New-Cell，按照如图3-5所示新建文件，文件名为x126，文件类型为Schematic文件。图 3-5 新建Schematic文件按照版图信息提取电路，如图3-6所示。图 3-6 电路提取当电路提取完成之后，点击工具栏下的Design-Check and save选项，检查电路连接是否正确并保存，若电路连接有错，会用亮点在电路图中显示出来，修改错误再次检查，直至无误。3.3 LVS电路提取完成后，

6、接下来开始做LVS版图电路一致性检查，LVS需要用到的三个文件：.cdl文件：电路图网表信息.gds文件：版图信息.rul文件：工艺文件下面依次获得上述三个文件：l 导出.cdl文件打开icfb对话窗，点击File-Export-CDL，弹出如图3-7所示对话窗。图 3-7 导出.cdl文件点击Library Brower，找到提取到的电路图文件，双击选中。修改Output File，这里假设为x126.cdl。修改Run Directory，本次试验是在/kecheng/LVS目录下进行LVS检查，所以运行路径也要保持一致。配置好选项后，点击左上角的OK按钮开始导出.cdl文件。如果导出.c

7、dl文件失败，在该目录下的si.log文件中可以查看失败的原因，按照错误提示修改配置就可以了。成功导出.cdl文件后，启动vi编辑器修改.cdl文件，在其中添加如下两句话：# *.equiv P=PM# *.equiv N=NM至于为什么这么添，和用到的工艺文件有关，不做详细解释。注：.cdl文件导出成功后，会在对应目录下产生x126.cdl文件。l 导出.gds文件打开icfb对话框，点击File-Export-Stream out，弹出如图3-8所示对话框。图 3-8 导出.gds文件点击Library Brower按钮，在弹出的窗口中找到自己的版图（这里是x126）并双击选中后即可关闭弹

8、出窗口，回到Stream Out窗口，修改Run Directory和Output File选项，按照图3-6所示修改。设置好以上参数后，点击左上角的OK按钮开始导出.gds文件。l 拷贝.rul文件进入到/home/iccad/kecheng/techfile，找到lvs.rul文件并拷贝到/LVS目录下：# cp /home/iccad/kecheng/techfile/lv.rul /home/iccad/kecheng/LVS/然后用vi编辑器按照图3-9所示修改.rul文件。图 3-9 修改.rul文件 到此，LVS检测所要用到的三个文件都已经搞定，接着就可以开始进行LVS了。# c

9、d LVS /进入到LVS目录下# LOGLVS /启动LVS :cir x126.cdl /编译.cdl文件 :con x126 /转换文件格式为XDL，x126是所制电路原理图的文件名 :sm /查看元器件种类和个数 :x /退出# PDRACULA ：/get lvs.rul /加载工艺文件 :/f # ./ /开始LVS检测# vi lvs.lvs /查看LVS结果如果lvs.lvs文件如图3-10所示，提示”SCHEMATIC AND LAYOUT MATCH”，则表明版图和原理图信息是一致的。图 3-10 LVS检测通过否则表示版图信息和电路原理图有差异，根据lvs.lvs文件中的

10、错误提示对原理图作出修改，直至LVS检测顺利通过。3.4 电路仿真与分析LVS检测顺利通过后，就可以进行电路仿真了，然后根据输出波形分析电路功能。l 打开原理图文件点击左上角的Tools-Analog Environment，弹出如图3-11所示窗口。图 3-11 仿真环境设置l 添加仿真模型点击Setup-Model Library Setup，弹出图3-12对话框。图 3-12 添加仿真模型按照图中所示添加仿真模型，然后点击Add按钮完成模型添加。l 设置仿真时间点击Analyses-Chooses，弹出如图3-13所示对话框。图 3-13 设置仿真时间同时，添加静态分析，点击窗口中的dc

11、选项，选中DC Analysis，然后点击左上角的OK按钮保存设置。l 添加输入输出信号到波形文件点击Outputs-To Be Plotted-Selected On Schematic，在原理图上选中所有的输入输出信号到波形文件，添加之后如图3-14所示：图 3-14 添加输入输出信号到波形文件l 添加直流电源和激励信号在原理图窗口界面，点击工具栏里的Add-Instance，弹出如图3-15所示对话框。图 3-15 添加仿真库点击Browse按钮，选择模型，依次添加vdc和vpluse，作为电路的直流电源和输入激励信号，如图3-16所示。图 3-16 添加直流电源和输入信号按照图3-17

12、所示设置激励信号的参数。图 3-17 设置激励信号参数依次设置信号的高低电平、延迟时间、上升时间、下降时间、高电平宽度、周期等，设置好后点击OK保存。l 所有参数都设置好之后，点击Simulation-Netlist and Run，开始仿真。得到如图3-18所示波形文件。图 3-18 仿真波形l 功能分析根据波形文件，可以得到如表3-1所示的真值表。表 3-1 真值表CKDSNRNQQNxx0x10xx10010110111110由真值表分析可得，该电路完成的功能是：时钟上升沿触发的、带异步置1和置0的D触发器。3.5 版图绘制按照要求，将原来版图中的所有元件的尺寸缩小一倍，重新绘制版图。l

13、 新建版图文件打开icfb窗口，点击菜单栏下的Tools-Library Manager，在弹出的对话窗中点击File-New-Cell View，在库文件kecheng_draw下建立新的版图文件，按照原来版图尺寸的一半绘制新的版图文件。新绘制的版图文件如图3-19所示。图 3-19 绘制版图文件本次试验采用的是TSMC的.25m工艺，所以在绘制版图的时候，要注意以下几个要求：n 栅与栅之间的距离 = 0.36umn 栅与有源区之间的距离 = 0.14mn 栅与连接孔contact之间的距离 = 0.22mn 栅伸出有源区的长度 = 0.30mn 管子之间的距离 = 0.40mn 有源区之间

14、的距离 = 0.40mn 有源区与连接孔contact的间距 = 0.15mn 有源区与井之间的距离 = 0.60mn 井与PIMP之间的距离 = 0.23mn 连接孔与金属线metal之间的距离 = 0.09mn 金属线metal与metal之间的距离 = 0.32mn 有源区与PIMP之间的距离 = 0.26mn N有源区和P有源区之间的距离 = 0.40ml DRC和LVS为了保证新绘制的版图的正确性，要进行版图DRC校验和LVS版图电路一致性检测。LVS检测的步骤和之前的一样，此处不再赘述。DRC校验也很简单，单击版图窗口菜单栏下的Verify-DRC，在弹出的窗口中正确填写Rules

15、 File，而后点击左上角的OK按钮进行DRC校验。校验结果如图3-20所示，没有一处高亮显示的地方，则表明版图绘制符合工艺要求。图 3-20 DRC校验结果版图校验完成后，再次进行LVS检测，保证版图和电路信息的一致性，如图3-21所示表示LVS检测顺利通过。图 3-21 新制版图LVS结果第4章 课程设计的心得本次课程设计历时半个月，使用虚拟系统环境的Cadence硬件开发平台，先后完成了从版图到电路的提取、检验、仿真分析等工作，既是对前期课程集成电路设计原理的复习与巩固，也对后续的毕业设计奠定了深厚的基础。经过此次课程设计，我学习到了很多知识：首先，对虚拟系统的安装和使用流程有了一定的了

16、解和掌握，对Linux系统有了更进一步的学习，相比windows系统，Linux系统有其一定的优势和长处，精简儿快捷，操作方便，全命令动作，而这也是windows图形化界面所不具备的优势。其次，通过这次课程设计，我大致了解了集成电路设计的软件流程，熟悉了版图绘制的技巧和注意事项，如何从看似错综复杂的版图中准确提取电路原理图，如何进行版图电路一致性检测以及电路功能仿真等，拘于条件限制，无法完成版图参数提取和后仿真等工作，但对利用Cadence系列工具软件进行IC设计有了更进一步的入门和学习。我们学习一门知识，不是一般的机械式套用，而是要学会思考，弄清楚其中的每一个细节，明白为什么要往左而不是往右

17、，明白每一个命令是干什么的，有什么作用，可以完成什么功能。我们追求的不是死记硬背烂熟于心，而是熟能生巧信手拈来。唯有如此，才可融会贯通，一通百通，才会取得更多更快的进步。最后，在此次课程设计中，给我印象最深的是版图绘制，这也是出错最多的地方。一开始没有阅读工艺规则文件，不知道版图绘制的时候需要注意很多细节，于是毫无顾忌的就开始绘制版图，到最后，虽然版图很漂亮，布局也合理，但DRC检测的时候出现了一堆错误，满眼看到的都是叉，心里很是不舒服，一点一点修改，但却是捉襟见肘，顾左不顾右。失落之余也想过仔细研读工艺规则文件然后重新绘制版图，但是再也找不到初始的感觉，而且也不太现实。后来经老师指点迷津，幡

18、然醒悟。其实，方法自在心中，简单明了，究其根本错在版图不符合规则，那么最简单的方法就是找到规则要求，当然，不是去查阅规则文件，而是在版图上多次修改，确定出错的临界条件，那便是了。内行人看来这也不是最好的方法，如果对Cadence软件很熟悉的话，闭着眼也知道最简单的方法就是查看错误提示，规则要求就在其中，一览无余。当然，这个方法在我正确绘制版图后也发现了，这也告诉我一个通用的道理：遇到问题，首先要做的不是怎么解决问题，而是要明确问题出在何处，有没有对问题的提示或说明，这也就是所谓的线索，只有找到线索，抓住切入点，问题不攻自破。总结一下，本次课程设计虽然不能尽善尽美，却是收获颇多。如果认真对待，不失为一个提高科研能力、锤炼科研思想、夯实科研基础的绝好机会。