四川大学最新EDA期末复习题2016讲解(共10页).doc

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1、精选优质文档-倾情为你奉上EDA期末复习题一、单选题1、下面即是并行语句又是串行语句的是（ ）A.变量赋值 B. 信号赋值 C. PROCESS语句 D.WHENELSE语句2、 下列EDA软件中，哪一个不具有逻辑综合功能（ ） A.Max+Plus II B. ModelSim C.Quartus II D.Synplify3、 在Quartus9.0中锁定引脚的操作是 （ ）A. Assignments Pins B. Assignments SettingsC. AssignmentsDevice D. ProcessingPins4、 将STD_LOGIC_VECTOR类型转换成INT

2、EGER类型的语句是（ ） A. CONV_STD_LOGIC_VECTOR() B. CONV_INTEGER()C. CONVERT_STD_LOGIC_VECTOR() D. CONVERT_INTEGER()5、该程序实现的功能是（ ） A. s=abc+ac+bc B. s=abc+ac+bc C. s=abc+ac+bc D. s=ac+bc图16、以下哪个文件扩展名是仿真波形的文件扩展名？A、vhd B、vwf C、bdf D、sof7、以下哪种定义代表向量定义？A、a IN STD_LOGIC B、a OUT STD_LOGIC_VECTOR(3 DOWNTO 0)C、a OU

3、T INTEGER RANGE 0 to 300 D、a BUFFER BOOLEAN 8、VHDL相对于HDL的特殊优势在于？A、以行为描述见长 B、支持自上而下的TDD设计C、支持结构描述 D、具备了从比较抽象到比较具体的多个层面上对电子实体进行混合描述的能力9、下列不属于VHDL基本程序结构是？A、CONFIGURATION定义区 B、ARCHITECTURE定义区C、USE定义区 D、ENTITY定义区10、下列哪个语句求逻辑量a与逻辑量b的异或结果？A、yand = a XOR b B、yand =a NOR bC、yand := a XOR b D、yand :=a NOR b11

4、、以下哪一种可编程逻辑器件是基于“查找表”的A、PROM B B、CPLD C、FPGA D、GAL12、以下哪一项不属于CPLD器件中至少包含的三种结构A、可编程逻辑宏单元 B、可编程I/O单元 C、可编程内部连线 D、可编程寄存器13、以下哪一种可编程逻辑器件的结构为与阵列固定、或阵列可编程A、PLA B、PROM C、PAL D、GAL14、FPGA的主要构成部分中不包括以下哪一项A、逻辑阵列B、 B、输出逻辑宏单元（OLMC）C、嵌入式阵列 D、输入输出单元（IOE）15、在PROTRL 99 SE中，电路原理图文件的扩展名是A、.sch B、.netC、.erc D、.pcb16、以

5、下哪个程序包是数字系统设计中最重要最常用的程序包A、STD_LOGIC_ARITH B、STD_LOGIC_1164C、STD_LOGIC_UNSIGNED D、STD_LOGIC_SIGNED17、下列语句中，属于并行语句的是A、进程语句 B、IF语句C、CASE语句 D、FOR语句18、进程中的变量赋值语句，其变量更新是A、立即完成 B、按顺序完成C、在进程的最后完成 D、都不对19、下列标识符中，是不合法的标识符。A、State0B、9moonC、Not_Ack_0D、signall20、1987标准的VHDL语言对大小写是A、敏感的 B、只能用小写C、只能用大写 D、不敏感21、在ED

6、A工具中，能完成在目标系统器件上布局布线软件称为A、仿真器B、综合器C、适配器D、下载22、在VHDL中，用语句（）表示clock的下降沿。A、clockEVENTB、clockEVENTANDclock=1C、clock=0D、clockEVENTANDclock=023、下列语句中，不属于并行语句的是A、进程语句 B、CASE语句C、元件例化语句 D、WHENELSE语句24、下列标识符中，是不合法的标识符。A、PP0 B、ENDC、Not_Ack D、sig25、下列那个流程是正确的基于EDA软件的FPGA/CPLD设计流程A、原理图/HDL文本输入适配综合功能仿真编程下载硬件测试B、原

7、理图/HDL文本输入功能仿真综合适配编程下载硬件测试C、原理图/HDL文本输入功能仿真综合编程下载适配硬件测试D、原理图/HDL文本输入功能仿真适配编程下载综合硬件测试26、VHDL语言中，以下哪一项定义不正确 A、CONSTANT SIZE：INTERGER； B、SIGNAL temp：STD_LOGIC； C、SIGNAL s0，s1，s2：STD_LOGIC； D、VARIABLE v：STD_LOGIC_VECTOR（3 DOWNTO 0）；27、以下哪一项不属于VHDL中的数据类型 A、CONSTANT B、STD_LOGIC C、BOOLEAN D、INTEGER28、以下哪一项

8、不属于VHDL程序必须包含的结构A、库使用说明 B、结构体说明C、实体说明 D、配置说明29、在电路仿真软件中，可以人为设置器件的隐含故障，以下哪一项是不能人为设置的A、开路 B、电磁干扰C、短路 D、漏电二、填空题1、Quartus II软件 是_公司推出的新一代CPLD/FPGA开发软件。2、VHDL语言中，对变量赋值使用“_”操作符，对信号赋值使用“_”操作符。3、CPLD器件中至少包含了三种结构：可编程逻辑宏单元，可编程I/O单元，可编程内部连线。4、常见的可编程元件中，非易失性元件为_和_，易失性元件为_。5、以_为后缀名的图形设计文件往往用于工程的顶层文件，而其最基本的底层语言描述

9、文件的后缀名则为_。6、 可编程逻辑器件从PROM、PLA、_、_、EPLD到CPLD和FPGA的过程。7、 VHDL数据类型包括：_、_、布尔类型、整数类型。8、 CPLD内部结构由宏单元组成的逻辑阵列快（LAB）、_、_。9、 Protel99 SE 的功能模块包括电路原理图（Schematic）设计、_、_、可编程逻辑器件（PLD）设计、电路仿真（AdvSim）等。10、基于EDA软件的FPGA / CPLD设计流程:原理图/HDL文本输入_综合适配_硬件测试。三、名词解释1、GAL 2、FPGA 3、VHDL 4、乘积项 5、VHDL 6、阻焊 7、敏感表 8、过孔 9、频率分辨率四、

10、简答题1、ROM与RAM之间的差别？2、结构体的作用是什么？3、实体端口IN/OUT与BUFFER的不同之处？4、CPLD和FPGA各有什么特点？5、试讨论PROM、PLA、PAL、CPLD这四种PLD器件其与或阵列结构哪一部分是可以由用户编程决定的？6、请解释EPM7128SLC8415中7、S、LC、128、84、15所分别代表的含义。7、请画出使用Protel99 SE进行印刷电路板设计的流程。8、CPLD与FPGA在使用上各有什么特点？9、简述用SystemView进行系统仿真的大致步骤。10、数据类型STDLOGIC的定义如下所示： TYPE STDLOGIC IS（U，X，0，1，

11、Z，W，L，H，）； 请在括号中任选5个解释其值的含义。（例如：U未初始化的）11、VHDL语言中的信号与变量使用时有哪些主要区别？12、在EWB中，什么是最坏情况分析？请举出最坏情况分析的排序函数中的任意2个。13、解释在电路系统仿真分析中，什么是蒙特卡罗分析以及使用蒙特卡罗分析的意义。14、在PROTRL 99 SE中，如果在调用某个元器件时，屏幕提示该元器件不存在，可能的原因是什么？应如何解决？15、试描述进行一下电子琴设计的流程。五、判断题1、对于如下信号SIGNAL a: STD_LOGIC;SIGNAL b: STD_LOGIC;SIGNAL c: STD_LOGIC_VECTOR

12、 (1 DOWNTO 0);SIGNAL d: STD_LOGIC_VECTOR (3 DOWNTO 0);SIGNAL e: STD_LOGIC_VECTOR (7 DOWNTO 0);请判断下列并置运算的是否正确，若不正确请写出原因。 cab dac eabd2、 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity test1 isport(clk,ena: in std_logic; output: out std_logic);end test1;architecture beh

13、a of test1 isbeginprocess(clk)begin if ena = 1 then if clkevent and clk = 1 then output = 1; end if; else output = 0; end if;end process; end beha;3、判断下面的程序编写是否正确，若不正确请写出原因。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity test1 isport(clk,ena: in std_logic; output: out

14、 std_logic);end test1;architecture beha of test1 isbeginprocess(clk)begin if clkevent and clk = 1 thenbegin if clkevent and clk = 1 then if ena = 1 then output = 1; else output = 0; end if;end process; end beha;4、 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ent2 i

15、sport(clk,in1: in std_logic; output: out integer range 0 to 7);end ent2;architecture beha of ent2 is beginprocess(clk) variable counter: integer range 0 to 7;beginif clkevent and clk = 1 then counter := counter + 1; end if;end process;process(in1,counter) beginif in1 = 1 then output = counter; elseo

16、utput = 0;end if;end process;end beha;六、错误分析题（根据错误提示，找出源代码中的错误并改正） 图2 源代码图3 错误窗口 五、程序设计1、图3是用EWB绘制的电路图，说出此电路的作用,并写出真值表。图3 EWB2、请解释下列程序的作用library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity GAME is port( D,loc : in std_logic; Q : out std_logic );end GAME;architecture behav of GAME is begin process(loc) begin Q = 0 ; if loc=1 then Q = D ; end if; end process;end behav; 3、用VHDL设计一个4位全加器。4、用VHDL语言描述一个3-8译码器。其真值表如下：表1 3-8译码器真值表输入输出IN2IN1IN0OUTPUT000001010011100101110111八、综合设计题1、用VHDL编程自行设计一款计数器芯片。2、用1设计的芯片导出成元件使用，设计一个原理图，并说明其作用。3、绘制仿真波形并分析仿真结果。专心-专注-专业