数字电子技术复习题(共11页).doc

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1、精选优质文档-倾情为你奉上一、填空题1. 二进制数对应的十六进制数为 BF ，十进制数为 191 。2. 8421BCD码中的1000代表十进制数的 8 。3. 逻辑函数的非函数=。4. TTL三态输出门电路有 低电平 、 高电平 、 高阻 三种状态。5. 漏极开路(OD)门工作时必须外接 电压 和 电阻 ，多个OD门输出端并联到一起可实现 线与 功能。6. 锁存器是一种对脉冲 电平 敏感的存储单元电路，而触发器是一种对脉冲 边沿 敏感的存储电路。7. 触发器有 两 个稳态，存储8位二进制信息要 8 个触发器。8. J-K触发器的特性方程为： 。9. (.1011)2 = ( 262.54 )

2、8 = ( B2.B )16。10. 5421BCD码中的1001代表十进制数中的 6 。11. 已知逻辑函数的对偶式为+，则它的原函数为。12. T触发器的特性方程为： 。13. 集电极开路(OC)门工作时必须外接 电压 和 电阻 ，多个OC门输出端并联到一起可实现 线与 功能。14一个基本SR锁存器在正常工作时，不允许输入R=S=0的信号，因此它的约束条件是。15 锁存器 是一种对脉冲电平敏感的存储单元电路，而 触发器 是一种对脉冲边沿敏感的存储电路。16. 已知逻辑函数的非函数为，则它的原函数为。二、单项选择题1下列信号中，（ B ）是数字信号。A交流电压 B开关状态 C交通灯状态 D无

3、线电载波2. 以下代码中为无权码的为（ B ）。A8421BCD B格雷码 C2421BCD码 D5421BCD3. 以下门电路中常用于总线传输的为（ A ）。A三态(TSL)门 B集电极开路(OC)门 C漏极开路(OD)门 DCMOS与非门4.下列电路中，不属于组合逻辑电路的是（ C ）。A. 译码器 B. 全加器 C.寄存器 D.编码器5对于T触发器，欲使新态Qn+1=，应使输入T=（ C ）。A0 BQ C1 D6. 对于D触发器，若D=，则可完成（ D ）触发器的逻辑功能。A. SR B. JK C. T D. 7. 把一个二进制计数器与一个九进制计数器串联可得到（ D ）进制计数器。

4、A. 2 B. 11 C. 9 D. 188. 一个五位的二进制加法计数器，由00000状态开始，问经过170个输入脉冲后，此计数器的状态为 。A）00111 B）00101 C）01000 D）010109下列信号中，（ B ）是数字信号。A交流电压 B开关状态 C交通灯状态 D无线电载波10. 十进制数24用8421BCD码表示为（ B ）。A10 100 B0010 0100 C D1010011. 以下门电路中常用于总线传输的为（ A ）。A三态(TSL)门 B集电极开路(OC)门 C漏极开路(OD)门 DCMOS与非门12.下列电路中，不属于组合逻辑电路的是（ C ）。A译码器 B全

5、加器 C 寄存器 D编码器13N个触发器可以构成能寄存（ B ）位二进制数码的寄存器。AN-1 BN CN+1 D2N14对于JK触发器，欲使新态Qn+1=，应使输入J=K=（ C ）。A0 BQ C1 D15若要设计一个脉冲序列为的序列脉冲发生器，应选用（ D ）个触发器。A2 B3 C4 D1016一个五位的二进制加法计数器，由00000状态开始，问经过172个输入脉冲后，此计数器的状态为 。A）00111 B）00101 C）01000 D）01100三、判断题（正确打，错误的打）1. 数字电路中用“1”和“0”分别表示两种状态，二者无大小之分。（ ）2. 优先编码器的编码信号是相互排斥

6、的，不允许多个编码信号同时有效。（ ）3. 由逻辑门构成的电路一定是组合逻辑电路。 （ ）4. 时序逻辑电路按照其触发器是否有统一的时钟控制分为同步时序电路和异步时序电路。（ ）5. 由或非门构成的基本SR锁存器，当R=S=0时，触发器的状态为不定。（ ）6. 触发器有两个稳定状态：Q=1称为“1”状态；Q=0称为“0”状态。（ ）7. 对JK触发器，在时钟信号CP为高电平期间，当J=K=1时，状态会翻转一次。（ ）8. 二进制异步加计数器若用上升沿触发的D触发器组成，则应将低位触发器的端与相邻高一位触发器的时钟信号CP相连。（ ）9. 若两个函数具有不同的真值表，则两个逻辑函数必然不相等。（

7、 ）10. 逻辑函数F=+B+D的反函数=A（C+）。（ ）11. 用数据选择器可实现时序逻辑电路。（ ）12. 编码与译码是互逆的过程。（ ）13. 格雷码具有任何相邻码只有一位码元不同的特性。（ ）14. 用数据选择器可实现时序逻辑电路。（ ）15. 一个最简的逻辑电路设计方案就是一个最佳的方案。（ ）16. 二进制译码器相当于是一个最小项发生器，便于实现组合逻辑电路。（ ）17. SR锁存器的约束条件RS=0表示不允许出现R=S=1的输入。（ ）18. 触发器有两个稳定状态：Q=1称为“1”状态；Q=0称为“0”状态。（ ）19. 若要实现一个可暂停的一位二进制计数器，控制信号A=0计数

8、，A=1保持，可选用T触发器，且令T=A。（ ）20. 二进制异步加计数器若用下降沿触发的D触发器组成，则应将低位触发器的端与相邻高一位触发器的时钟信号CP相连。（ ）21. 若两个函数具有不同的逻辑函数式，则两个逻辑函数必然不相等。（ ）22. 编码与译码是互逆的过程。（ ）23. 逻辑函数两次求反则还原，逻辑函数的对偶式再作对偶变换也还原为它本身。（ ）24. D触发器的特性方程为Qn+1=D，与Qn无关，所以它没有记忆功能。（ ）四、化简题1. 用卡诺图化简法化简逻辑函数L(A,B,C,D)=m(0,2,5,7,8,10,13,15)，写出其最简与-或表达式及最简或-与表达式。解：(1)

9、 由L画出卡诺图，如下图所示。3(2) 画包围圈合并最小项，得最简与-或表达式3由最简与-或表达式，可得最简或-与表达式为 22. 分别用卡诺图法的圈“1”法和圈“0”法化简下列逻辑函数：L(A,B,C,D)=m(03,511,1315)解：由L画出卡诺图，如图题4.1(a)所示。2(1) 用圈“1”法化简，如图题4.1(b)所示，可得3(2) 用圈“0”法化简，如图题4.1(c)所示，可得对求非3两种方法化简结果相同。(a)(b)(c)图题4.1五、分析设计题1试用一片74HC138和适当的逻辑门实现函数实现函数。解：逻辑表达式可以化为，令，则24则将B、C、D分别接74HC138的地址输入

10、端A2、A1、A0，将A接74HC138的使能输入端E3，在译码器输出端加一个与非门，即可实现逻辑函数L，逻辑图如图题5.1所示。图题5.142试分析图题5.2所示逻辑电路的功能。图题5.2解：(1) 根据逻辑图写出输出函数的逻辑表达式22(2) 列写真值表ABCi-1SCi00000001100101001101100101010111001111114(3) 确定逻辑功能由真值表可知，该组合逻辑电路完成的是一位全加器的功能，S是和，Ci是向高位的进位。23. 分析图题5.3所示时序电路：(1) 试问它为同步时序电路还是异步时序电路？(2) 请画出其状态表和状态图。图题5.3解：(1) 该电

11、路是由两个T 触发器组成的同步时序电路。2(2) 根据电路列出三个方程组输出方程组：Y=AQ1Q0激励方程组：T0=AT1=AQ0状态方程组：将激励方程组代入T触发器的特性方程得2根据状态方程组和输出方程列出状态表3画出状态图34. 试用74LVC161设计一个计数器，其计数状态为自然二进制数10011111。解：由题意可知，该计数器共有7个状态，为7进制计数器。2由于74LVC161为具有异步清零和同步置数功能的集成计数器，根据题意可采用同步置数法来设计该计数器，其逻辑电路图如下。355试用8选1数据选择器74HC151产生逻辑函数。解：把所给的函数式变换成最小项表达式2将上式变换成如下形式

12、显然，上式中D3、D5、D6、D7都应该等于1，而式中没有出现的最小项m0、m1、m2、m4都应该等于0，并将使能端接低电平。4由此可画出其逻辑电路图，如图题5.1所示。4图题5.16分析图题5.2所示组合逻辑电路的逻辑功能。图题5.2解：(1) 根据逻辑电路可写出各输出端的逻辑表达式，并进行化简和变换。6(2) 列写真值表，如下表所示。2真值表(3) 确定逻辑功能。分析真值表可知，输出最高位X与输入最高位A相同。当A为0时，输出Y、Z分别与对应的输入B、C相同；而当A为1时，输出Y、Z分别由对应的输入B、C取反。因此，这个电路逻辑功能是对输入的二进制码求反码。最高位为符号位，0表示正数，1表

13、示负数，正数的反码与原码相同；负数的数值部分是在原码的基础上逐位求反。27. 分析图题5.3所示时序电路：(1) 试问它为同步时序电路还是异步时序电路？(2) 请画出其状态表和状态图。图题5.3解：(1) 由于逻辑图中各触发器使用共同的时钟CP，故它是同步时序逻辑电路。1(2) a) 根据电路列出逻辑方程组：3输出方程组：Z0=Q0，Z1=Q1，Z2=Q2 激励方程组：将激励方程代入D 触发器的特性方程，得状态方程b) 列出状态转换表3根据状态方程，可列出状态转换表如下。c) 画出状态转换图3根据状态表，可画出其状态图如下。8. 试用74LVC161设计一个计数器，其计数状态为自然二进制数00101000。解：74LVC161为具有同步置数和异步清零功能的16进制集成计数器，依题意，可借助74LVC161的同步置数功能来设计该计数器。2具体来说，即将计数器的预置数据输入端D3、D2、D1和D0接成初始状态0010，当计数器计数到状态1000时，由该状态译码产生一个同步置数信号反馈到74LVC161的同步置数端，则在下一个CP时钟作用后，计数器就会把预置数据输入端D3、D2、D1和D0的状态0010置入计数器。预置控制信号消失后，计数器就从被置入的状态开始重新计数。其逻辑电路图如图题5.4所示。图题5.48专心-专注-专业