数字逻辑 4：同步时序逻辑ppt课件.ppt

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1、在此输入您的封面副标题数字逻辑 4：同步时序逻辑武汉纺织大学朱勇数字逻辑 第四章同步时序逻辑2/109结构模型结构模型 数字逻辑 第四章同步时序逻辑3/109数学模型数学模型l状态：能够持续一定时间阶段的本体条件。状态：能够持续一定时间阶段的本体条件。u与其他条件区分与其他条件区分u各条件间非连续各条件间非连续u状态转换是对事件的反应状态转换是对事件的反应 l现态现态Qn ，次态，次态Qn+1 l输出函数输出函数 Zi = fi(x1,xn,Q1,Qr) l激励函数激励函数 Yi = gi(x1,xn,Q1,Qr) 数字逻辑 第四章同步时序逻辑4/109Mealy与与Moore lMealy型

2、型 ：Zi = fi(x1,xn，Q1,Qr) u基于迁移基于迁移u输出依赖于状态和输入输出依赖于状态和输入lMoore型型 ：Zi = fi(Q1,Qr) u基于状态基于状态u输出仅依赖于状态输出仅依赖于状态数字逻辑 第四章同步时序逻辑5/109触发器触发器（flip-flop）l触发器是具有记忆功能的逻辑器件。触发触发器是具有记忆功能的逻辑器件。触发器有两个输出端，且在稳态时两个输出端器有两个输出端，且在稳态时两个输出端状态刚好相反，分别用状态刚好相反，分别用Q Q和和/Q/Q表示。表示。 数字逻辑 第四章同步时序逻辑6/109基本基本RS触发器触发器 数字逻辑 第四章同步时序逻辑7/10

3、9基本基本RS触发器描述触发器描述数字逻辑 第四章同步时序逻辑8/109同步同步RS触发器触发器 数字逻辑 第四章同步时序逻辑9/109同步同步RS触发器描述触发器描述数字逻辑 第四章同步时序逻辑10/109D触发器触发器数字逻辑 第四章同步时序逻辑11/109D触发器描述触发器描述数字逻辑 第四章同步时序逻辑12/109主从主从JK触发器触发器 数字逻辑 第四章同步时序逻辑13/109JK触发器分析触发器分析数字逻辑 第四章同步时序逻辑14/109JK触发器描述触发器描述数字逻辑 第四章同步时序逻辑15/109T触发器触发器（JKT） 数字逻辑 第四章同步时序逻辑16/109异步输入端异步输

4、入端l如果要使触发器初始状态为如果要使触发器初始状态为0，可由，可由/RD端端送入送入0来实现；如果让触发器状态为来实现；如果让触发器状态为1，则，则/SD端输入端输入0信号。此时触发器状态变化不信号。此时触发器状态变化不受受cp影响，故称异步输入。正常工作时，影响，故称异步输入。正常工作时，和均接高电平。和均接高电平。l同步端：与同步端：与cp同步。同步。 数字逻辑 第四章同步时序逻辑17/109JK触发器转换触发器转换D触发器触发器（公式法（公式法 ） 数字逻辑 第四章同步时序逻辑18/109JK触发器转换触发器转换D触发器触发器（图形法（图形法 ）数字逻辑 第四章同步时序逻辑19/109

5、T触发器转换为触发器转换为JK触发器触发器（公式法（公式法 ）数字逻辑 第四章同步时序逻辑20/109T触发器转换为触发器转换为JK触发器触发器（图形法（图形法 ）数字逻辑 第四章同步时序逻辑21/109特性函数特性函数 l特性函数就是次态特性函数就是次态Qn+1的逻辑表达式，也的逻辑表达式，也称为次态函数。称为次态函数。 l如：当如：当RS0时时 数字逻辑 第四章同步时序逻辑22/109激励表激励表 ( (excitation table) )l激励表又称驱动表。它表明触发器由现态激励表又称驱动表。它表明触发器由现态转换到次态，对其输入状态的要求。转换到次态，对其输入状态的要求。 数字逻辑

6、第四章同步时序逻辑23/109状态图状态图 ( (state diagram) )l状态图是状态转换图的简称。用状态转换状态图是状态转换图的简称。用状态转换图描述时序电路的逻辑功能，不仅能反映图描述时序电路的逻辑功能，不仅能反映出输出状态与当时输入之间的关系，还能出输出状态与当时输入之间的关系，还能反映输出状态与电路原来状态之间的关系。反映输出状态与电路原来状态之间的关系。状态图分原始状态图和编码状态图。状态图分原始状态图和编码状态图。数字逻辑 第四章同步时序逻辑24/109状态表状态表( (state table) ) l状态表是状态转换表的简称。状态表和状状态表是状态转换表的简称。状态表和

7、状态图在表示时序电路逻辑的实质是一样的，态图在表示时序电路逻辑的实质是一样的，只是形式不同。只是形式不同。 数字逻辑 第四章同步时序逻辑25/109波形图波形图 ( (waveform diagram) )数字逻辑 第四章同步时序逻辑26/109时序逻辑分析步骤时序逻辑分析步骤l根据给定逻辑图给出激励表并写出每个触根据给定逻辑图给出激励表并写出每个触发器的激励函数，即写出触发器输入信号发器的激励函数，即写出触发器输入信号的逻辑函数表达式。的逻辑函数表达式。l将各触发器的激励函数代入各自的特性函将各触发器的激励函数代入各自的特性函数中，求得次态函数。数中，求得次态函数。l求出求出cp作用下的给定

8、逻辑图的状态转换图作用下的给定逻辑图的状态转换图（状态转换表或波形图）。（状态转换表或波形图）。 l（写出给定逻辑图的输出函数。）（写出给定逻辑图的输出函数。）l时序逻辑功能。时序逻辑功能。数字逻辑 第四章同步时序逻辑27/109实例实例数字逻辑 第四章同步时序逻辑28/109实例实例数字逻辑 第四章同步时序逻辑29/109实例实例数字逻辑 第四章同步时序逻辑30/109实例实例数字逻辑 第四章同步时序逻辑31/109实例实例数字逻辑 第四章同步时序逻辑32/109实例实例解:(a)写出各触发器激励函数：nnnQDQDQD011223,nnnnnnnQQQQQQQD03230230(b)写出各

9、触发器的状态函数:nnQQ213nnQQ112nnQQ011nnnnnQQQQQ032310(c1)作状态表:数字逻辑 第四章同步时序逻辑33/109实例实例数字逻辑 第四章同步时序逻辑34/109实例实例(c2)作状态图:0001001101111111111011001000000001001010110101101001001001011011数字逻辑 第四章同步时序逻辑35/109实例实例数字逻辑 第四章同步时序逻辑36/109时序逻辑设计步骤时序逻辑设计步骤l第一步，分析设计要求，建立原始状态图第一步，分析设计要求，建立原始状态图和状态表。和状态表。l第二步，进行状态化简。以便消去多

10、余状第二步，进行状态化简。以便消去多余状态，得到最小化状态表。态，得到最小化状态表。l第三步，进行合理的状态编码。也就是将第三步，进行合理的状态编码。也就是将用数字或者符号表示的状态，给予合理的用数字或者符号表示的状态，给予合理的二进制编码。二进制编码。数字逻辑 第四章同步时序逻辑37/109时序逻辑设计步骤（续）时序逻辑设计步骤（续）l第四步，选择存储器件，并求出激励函数第四步，选择存储器件，并求出激励函数和输出函数。和输出函数。l第五步，画出逻辑图。第五步，画出逻辑图。l第六步，对所设计的逻辑电路进行必要的第六步，对所设计的逻辑电路进行必要的讨论。讨论。数字逻辑 第四章同步时序逻辑38/1

11、09信号序列检测器信号序列检测器 数字逻辑 第四章同步时序逻辑39/109可重叠可重叠数字逻辑 第四章同步时序逻辑40/109不可重叠不可重叠 数字逻辑 第四章同步时序逻辑41/109状态化简状态化简 l在建立原始状态表的过程中，设置状态的在建立原始状态表的过程中，设置状态的目的在于：利用这些状态记住输入的历史目的在于：利用这些状态记住输入的历史情况，以便对其后的输入产生相应的输出。情况，以便对其后的输入产生相应的输出。l如果所设置的两个状态，对输入的所有序如果所设置的两个状态，对输入的所有序列，产生的输出序列完全相同，则两个状列，产生的输出序列完全相同，则两个状态可以合并为一个状态。这就是状

12、态化简态可以合并为一个状态。这就是状态化简的基本原理。的基本原理。数字逻辑 第四章同步时序逻辑42/109状态化简实例状态化简实例数字逻辑 第四章同步时序逻辑43/109状态化简实例状态化简实例数字逻辑 第四章同步时序逻辑44/109状态合并状态合并 l在所有不同的现输入下，现输出都分别在所有不同的现输入下，现输出都分别相同相同l在所有不同的现输入下，次态分别为下在所有不同的现输入下，次态分别为下列情况之一：列情况之一：u两个次态完全相同；两个次态完全相同；u两个次态为现态本身或者为现态交错；两个次态为现态本身或者为现态交错；u两个次态为状态对循环中的一个状态对；两个次态为状态对循环中的一个状

13、态对；u两个状态的某一后继状态对可以合并。两个状态的某一后继状态对可以合并。数字逻辑 第四章同步时序逻辑45/109蕴含表法蕴含表法 l蕴含表法又称表格法，它是一种有规律的蕴含表法又称表格法，它是一种有规律的方法。它的基本指导思想是：首先对原始方法。它的基本指导思想是：首先对原始状态表中的所有状态都进行两两比较，找状态表中的所有状态都进行两两比较，找出等价对；然后，利用等价的传递性，得出等价对；然后，利用等价的传递性，得到等价类，最大等价类；最后，建立最小到等价类，最大等价类；最后，建立最小化状态表。化状态表。 l蕴含表是直角边格数相等的直角三角形网蕴含表是直角边格数相等的直角三角形网格，直角

14、边的格数等于原始状态表中状态格，直角边的格数等于原始状态表中状态数减数减1。垂直方向。垂直方向“缺头缺头”，水平方向，水平方向“少尾少尾”。蕴含表中每个小格表示一个状。蕴含表中每个小格表示一个状态对。态对。 数字逻辑 第四章同步时序逻辑46/109蕴含表法化简步骤蕴含表法化简步骤 l作蕴含表。作蕴含表。l顺序比较。将比较的结果填入小方格内顺序比较。将比较的结果填入小方格内u两个状态是等价：两个状态是等价：“”u两个状态不等价：两个状态不等价：“X”u待定状态：次态对待定状态：次态对l关联比较关联比较 u对上一步骤中的待定状态追踪考察对上一步骤中的待定状态追踪考察 l根据等价具有传递件找最大等价

15、类，作最根据等价具有传递件找最大等价类，作最小化状态表小化状态表 数字逻辑 第四章同步时序逻辑47/109蕴含表法化简实例蕴含表法化简实例数字逻辑 第四章同步时序逻辑48/109蕴含表法化简实例蕴含表法化简实例数字逻辑 第四章同步时序逻辑49/109蕴含表法化简实例蕴含表法化简实例数字逻辑 第四章同步时序逻辑50/109状态分配状态分配 l在求得最小化状态表之后，需要将用字母在求得最小化状态表之后，需要将用字母或者数字表示的每一个状态，指定一个二或者数字表示的每一个状态，指定一个二进制代码，以便设计逻辑电路。所谓状态进制代码，以便设计逻辑电路。所谓状态分配就是形成二进制代码的过程，也称为分配就

16、是形成二进制代码的过程，也称为状态编码、状态赋值。状态编码、状态赋值。l触发器的数目触发器的数目 数字逻辑 第四章同步时序逻辑51/109次佳编码方法次佳编码方法 l在相同输入条件下，如果次态相同，则在相同输入条件下，如果次态相同，则现态应给予相邻编码。现态应给予相邻编码。l在不同输入条件下，同一现态的各次态在不同输入条件下，同一现态的各次态应采用相邻编码。应采用相邻编码。l在相同输入条件下，若输出相同，则两在相同输入条件下，若输出相同，则两个现态应采用相邻的编码。个现态应采用相邻的编码。数字逻辑 第四章同步时序逻辑52/109次佳编码实例次佳编码实例数字逻辑 第四章同步时序逻辑53/109次

17、佳编码实例次佳编码实例数字逻辑 第四章同步时序逻辑54/109次佳编码实例次佳编码实例数字逻辑 第四章同步时序逻辑55/109设计实例设计实例数字逻辑 第四章同步时序逻辑56/109设计实例设计实例数字逻辑 第四章同步时序逻辑57/109设计实例设计实例数字逻辑 第四章同步时序逻辑58/109设计实例设计实例数字逻辑 第四章同步时序逻辑59/109设计实例设计实例数字逻辑 第四章同步时序逻辑60/109设计实例设计实例数字逻辑 第四章同步时序逻辑61/109设计实例设计实例数字逻辑 第四章同步时序逻辑62/109设计实例设计实例数字逻辑 第四章同步时序逻辑63/109设计实例设计实例数字逻辑

18、第四章同步时序逻辑64/109设计实例设计实例数字逻辑 第四章同步时序逻辑65/109移位寄存器移位寄存器 ( (shift register) )数字逻辑 第四章同步时序逻辑66/10974LS299 数字逻辑 第四章同步时序逻辑67/10974LS299 数字逻辑 第四章同步时序逻辑68/109中规模集成计数器中规模集成计数器 数字逻辑 第四章同步时序逻辑69/109中规模同步计数器的中规模同步计数器的一般功能一般功能 l可逆计数。可逆计数也叫加减计数。可逆计数。可逆计数也叫加减计数。u加减控制信号加减控制信号U/DU/D来控制计数方式。当来控制计数方式。当1 1时，时，作加法计数；当作加

19、法计数；当0 0时，作减法计数。时，作减法计数。u在双时钟方式中，计数器有的两个外部时钟输在双时钟方式中，计数器有的两个外部时钟输入端：入端：CP+CP+和和CP-CP-，CP+CP+作加法计数；作加法计数；CP-CP-作减法作减法计数。计数。数字逻辑 第四章同步时序逻辑70/109中规模同步计数器的中规模同步计数器的一般功能一般功能 （续）（续）l预置功能（同步预置功能（同步/异步）异步）u预置控制端预置控制端/LD/LD。当。当0 0时，可使计数器的状态时，可使计数器的状态等于预先设定的状态，即等于预先设定的状态，即Q QD DQ QC CQ QB BQ QA A=DCBA=DCBA为预置

20、为预置的输入数据。的输入数据。l复位功能（同步复位功能（同步/异步）异步）l时钟有效边沿的选择时钟有效边沿的选择数字逻辑 第四章同步时序逻辑71/10974LS163数字逻辑 第四章同步时序逻辑72/10974LS163状态表状态表数字逻辑 第四章同步时序逻辑73/10974LS163波形图波形图数字逻辑 第四章同步时序逻辑74/1090-10计数计数（清零）（清零）数字逻辑 第四章同步时序逻辑75/1095-15计数计数（置数）（置数）数字逻辑 第四章同步时序逻辑76/109同步级联同步级联数字逻辑 第四章同步时序逻辑77/109异步级联异步级联 数字逻辑 第四章同步时序逻辑78/109实例

21、实例数字逻辑 第四章同步时序逻辑79/109实例实例数字逻辑 第四章同步时序逻辑80/109实例实例数字逻辑 第四章同步时序逻辑81/109实例实例数字逻辑 第四章同步时序逻辑82/109实例实例数字逻辑 第四章同步时序逻辑83/109脉冲分配器脉冲分配器( (pulse distributor) )数字逻辑 第四章同步时序逻辑84/109知识点知识点l时序电路的稳定输出不仅取决于该时刻的时序电路的稳定输出不仅取决于该时刻的输入状态，还与前一时刻电路的输入状态输入状态，还与前一时刻电路的输入状态有关。有关。l时序电路由组合电路及存储电路两部分组时序电路由组合电路及存储电路两部分组成。成。 l触

22、发器是具有记忆功能的逻辑器件。通常触发器是具有记忆功能的逻辑器件。通常触发器有两个输出端，且在稳态时两个输触发器有两个输出端，且在稳态时两个输出端状态相反，分别用出端状态相反，分别用Q和和/Q表示。表示。 数字逻辑 第四章同步时序逻辑85/109知识点知识点l时序电路当前时刻的内部状态，称为现态，时序电路当前时刻的内部状态，称为现态，用用Qn表示。加上输入信号后时序电路将要表示。加上输入信号后时序电路将要达到的状态称为次态，用达到的状态称为次态，用Qn+1表示。表示。 l输出函数输出函数 ：Zi = fi(x1,xn,Q1,Qr)l激励函数激励函数 ：Yi = gi(x1,xn,Q1,Qr)

23、数字逻辑 第四章同步时序逻辑86/109知识点知识点数字逻辑 第四章同步时序逻辑87/109知识点知识点数字逻辑 第四章同步时序逻辑88/109知识点知识点数字逻辑 第四章同步时序逻辑89/109知识点知识点l同步时序逻辑逻辑描述方法同步时序逻辑逻辑描述方法 u特性函数就是次态特性函数就是次态Qn+1的逻辑表达式，也称为的逻辑表达式，也称为次态函数。次态函数。u激励表又称驱动表。它表明触发器由现态转换激励表又称驱动表。它表明触发器由现态转换到次态，对其输入状态的要求。到次态，对其输入状态的要求。u状态图是状态转换图的简称。它用圆圈和箭头状态图是状态转换图的简称。它用圆圈和箭头表示时序逻辑状态及

24、其转换关系。表示时序逻辑状态及其转换关系。数字逻辑 第四章同步时序逻辑90/109知识点知识点l同步时序逻辑逻辑描述方法同步时序逻辑逻辑描述方法 （续）（续）u状态表是状态转换表的简称。状态表和状态图状态表是状态转换表的简称。状态表和状态图在表示时序电路逻辑的实质是一样的，只是形在表示时序电路逻辑的实质是一样的，只是形式不同。式不同。u波形图即是按照时间的变化，画出反映时钟脉波形图即是按照时间的变化，画出反映时钟脉冲、输入信号、触发器状态之间对应关系的波冲、输入信号、触发器状态之间对应关系的波形形 数字逻辑 第四章同步时序逻辑91/109知识点知识点l时序逻辑分析步骤：时序逻辑分析步骤：u根据

25、给定逻辑图写出每个触发器的激励函数，根据给定逻辑图写出每个触发器的激励函数，即写出触发器输入信号的逻辑函数表达式。即写出触发器输入信号的逻辑函数表达式。u将各触发器的激励函数代入各自的特性函数中，将各触发器的激励函数代入各自的特性函数中，求得次态函数。求得次态函数。u（写出给定逻辑图的输出函数）（写出给定逻辑图的输出函数） 。u求出求出cp作用下的给定逻辑图的状态转换图（状作用下的给定逻辑图的状态转换图（状态转换表或波形图）。态转换表或波形图）。u说明功能。说明功能。 数字逻辑 第四章同步时序逻辑92/109知识点知识点l时序逻辑设计步骤：时序逻辑设计步骤：u分析设计要求，建立原始状态图和状态

26、表。分析设计要求，建立原始状态图和状态表。u进行状态化简。以便消去多余状态，得到最小进行状态化简。以便消去多余状态，得到最小化状态表。化状态表。u进行合理的状态编码。也就是将用数字或者符进行合理的状态编码。也就是将用数字或者符号表示的状态，给予合理的二进制编码。号表示的状态，给予合理的二进制编码。u选择存储器件，并求出激励函数和输出函数。选择存储器件，并求出激励函数和输出函数。u画出逻辑图。画出逻辑图。 数字逻辑 第四章同步时序逻辑93/109知识点知识点l状态等效判据：状态等效判据：u在所有不同的现输入下，现输出都分别相同在所有不同的现输入下，现输出都分别相同u在所有不同的现输入下，次态为下

27、列情况之一：在所有不同的现输入下，次态为下列情况之一：两个次态完全相同；两个次态完全相同；两个次态为现态本身或者为现态交错；两个次态为现态本身或者为现态交错；两个次态为状态对循环中的一个状态对；两个次态为状态对循环中的一个状态对；两个状态的某一后继状态对可以合并。两个状态的某一后继状态对可以合并。 l状态等效方法状态等效方法u蕴含表法蕴含表法 数字逻辑 第四章同步时序逻辑94/109知识点知识点l次佳编码原则：次佳编码原则：u在相同输入条件下，如果次态相同，则现态应在相同输入条件下，如果次态相同，则现态应给予相邻编码。所谓相邻编码，是指两个状态给予相邻编码。所谓相邻编码，是指两个状态的二进制代

28、码仅有一位不同。的二进制代码仅有一位不同。u在不同输入条件下，同一现态的各次态应采用在不同输入条件下，同一现态的各次态应采用相邻编码。相邻编码。u在相同输入条件下，若输出相同，则两个现态在相同输入条件下，若输出相同，则两个现态应采用相邻的编码。应采用相邻的编码。 数字逻辑 第四章同步时序逻辑95/109知识点知识点l八位双向移位寄存器八位双向移位寄存器74LS299引脚图引脚图 数字逻辑 第四章同步时序逻辑96/109知识点知识点l八位双向移位寄存器八位双向移位寄存器74LS299工作状态表工作状态表 数字逻辑 第四章同步时序逻辑97/109知识点知识点 l同步计数器同步计数器74LS163

29、数字逻辑 第四章同步时序逻辑98/109知识点知识点l计数器级联方式有两种：同步级联；异步计数器级联方式有两种：同步级联；异步级联级联 。l利用中规模计数器的预置功能可以构成任利用中规模计数器的预置功能可以构成任意进制计数器。意进制计数器。数字逻辑 第四章同步时序逻辑99/109精选习题精选习题数字逻辑 第四章同步时序逻辑100/109精选习题精选习题数字逻辑 第四章同步时序逻辑101/109精选习题精选习题数字逻辑 第四章同步时序逻辑102/109精选习题精选习题数字逻辑 第四章同步时序逻辑103/109精选习题精选习题数字逻辑 第四章同步时序逻辑104/109精选习题精选习题数字逻辑 第四章同步时序逻辑105/109精选习题精选习题数字逻辑 第四章同步时序逻辑106/109精选习题精选习题数字逻辑 第四章同步时序逻辑107/109精选习题精选习题数字逻辑 第四章同步时序逻辑108/109精选习题精选习题数字逻辑 第四章同步时序逻辑109/109精选习题精选习题数字逻辑 第四章同步时序逻辑110/109精选习题精选习题