第五章 常用时序集成电路及其应用.ppt

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1、第五章 常用时序集成电路及其应用,第一节 计数器,第二节 寄存器,第三节 序列码发生器,第四节 时序模块的应用,小结,第一节 计数器,按进位方式，分为同步和异步计数器。按进位制，分为模2、模10和任意模计数器。按逻辑功能，分为加法、减法和可逆计数器。按集成度，分为小规模与中规模集成计数器。,用来计算输入脉冲数目,计数器的分类,动画计数器,部分常用集成计数器,第一节 计数器,四位二进制同步计数器,第一节 计数器,四位二进制可逆计数器,中规模异步计数器,一、四位二进制同步计数器,（二） 四位二进制同步计数器74163,（一） 四位二进制同步计数器74161,（三） 74161/74163功能扩展,

2、（一）四位二进制同步计数器74161,内部由四个主从JK触发器和控制电路构成。,逻辑符号,CO,CP,符号中LD端为有效时，此端引入线为低时，且时钟CP上升沿时，将输入端数字送到输出端。同步预置。,时钟输入信号用CP表示。,当CP上升沿, 并且CTT和CTP 有效时，计数器加1计数。,CTP、CTT：可作为使能端和多片级联使用。,当Q3 Q2 Q1 Q0=1111 时，且CTT等于1时, 控制输出端CO输出有效高电平。,CO,74161,R,LD,CTT,CTP,CP,Q0Q1Q2Q3,D0D1D2D3,CO,74161外引线功能端排列图,（一）四位二进制同步计数器74161,74161功能表

3、,用VHDL实现74161,LIBRARY IEEEUSE IEEE.std_logic_1164.all;USE IEEE.std_logic_arith.all;ENTITY v74LS161 IS PORT (CP,CR_L,LD_L,CTP,CTT:IN STD_LOGIC; D:IN UNSIGNED (3 DOWNTO 0); Q:OUT UNSIGNED (3 DOWNTO 0); CO:OUT STD_LOGIC);END v74LS161;ARCHITECTURE v74LS161_arch OF v74LS161 IS SIGNAL IQ: UNSIGNED (3 DOWN

4、TO 0);BEGIN PROCESS (CP,CTT,CR_L),中间信号IQ是为了交换中间数据。如果直接用输出Q，那么定义的输出必须为缓冲而不是输出。,（一）四位二进制同步计数器74161,BEGIN IF CR_L=0 THEN IQ 0); END IF; IF (CPEVENT AND CP=1) THEN IF LD_L=0 THEN IQ = D; ELSIF (CTT AND CTP)=1 THEN IQ = IQ+1 END IF; IF (IQ=15) AND (CTT=1) THEN CO = 1; ELSE CO = 0; END IF; END IF； Q =IQ;

5、END PROCESS;END v74LS161_arch;,CR_L表示清零信号且为低电平有效。,CP上升沿有效。,（二）四位二进制同步计数器74163,74163功能表,74161功能表,(1)外引线排列和 74161相同。,(2)置数，计数，保持功能与74161相同。,(3)清零功能与74161不同。,特点：,比较四位二进制同步计数器,同步预置保持计数,同步预置保持计数,异步清零 同步清零,连接成任意模M 的计数器,(1) 同步预置法,(2) 反馈清零法,(3) 多次预置法,(三）74161/ 74163功能扩展,1,态序表 计数 输 出 N Q3 Q2 Q1 Q0 0 0 1 1 0

6、1 0 1 1 1 2 1 0 0 0 3 1 0 0 1 4 1 0 1 0 5 1 0 1 1 6 1 1 0 0 7 1 1 0 1 8 1 1 1 0 9 1 1 1 1,例1:设计一个M=10的计数器。,方法一: 采用后十种状态,CO=1,0,(1) 同步预置法,CO,CP,f,1,1,f/10,例2: 同步预置法设计 M=24 计数器。,0001,1000,0,1000,0000,（24）10=（11000）2,初态为：0000 0001,终态：00011000,0000,1000,连接成任意模M 的计数器,(1) 同步预置法,(2) 反馈清零法,(3) 多次预置法,(三）7416

7、1/ 74163功能扩展,例3: 分析图示电路的功能。,0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 110 1 0 1 011 1 0 1 112 1 1 0 0,采用74161,0,0000,（2）反馈清零法,态序表 N Q3 Q2 Q1 Q0,连接成任意模M 的计数器,（1）同步预置法,（2）反馈清零法,（3）多次预置法,（三）74161/74163功能扩展,M=10 计数器,态序表 N Q3 Q2 Q1 Q00 0 0 0 0,例4: 分析电路功能。,2

8、0 1 0 13 0 1 1 04 0 1 1 15 1 0 0 0,7 1 1 0 18 1 1 1 09 1 1 1 1,1 0 1 0 0,6 1 1 0 0,例5：用VHDL语言设计多次预置的十进制电路。,LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;,ENTITY COUNT10 IS; PORT(CLK:IN STD_LOGIC; DATE_OUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END COUNT10;,例5：用VHDL语言设计多次预置的十进制电路

9、。,WAIT UNTIL CLKEVENT AND CLK=1 ; IF TEMP=“1111” THEN TEMP=“0000” ELSIF TEMP(2)=0 THEN TEMP(2 DOWNTO 0):=“100”; ELSE TEMP:=TEMP+1; END IF;DATE_OUT=TEMP;,计数到Q2=0状态时，则呈置数状态，下一个脉冲到来后，置Q2Q1Q0=“100”，Q3维持不变。,其它情况按照8421码计数。,计数到1111状态时，下一个脉冲回到0000状态。,若干片同步计数器组成同步计数链时，就要利用计数控制端CTT、CTP传递进位信号。,（4）同步计数器的级联,三、中规

10、模异步计数器,二、四位二进制可逆计数器,一、四位二进制同步计数器,第二节 计数器,3和G3相关联。,D A:数据输入，从高位低位。QD QA :数据输出， 从高位低位。,1. 逻辑符号,二、四位二进制可逆计数器74193,R=1时，高电平有效，输出清零。 只要DN为高电平有效，UP上升沿到时，加1计数。反之， 只要UP 高电平有效， DN上升沿到时，减1计数。 即双时钟输入。,减到最小值时产生借位信号QCB=0,加到最大值时产生进位信号QCC=0,74193功能表,二、四位二进制可逆计数器74193, 连接成任意模M 的计数器,(1) 接成M16的计数器,2. 74193功能扩展,二、四位二进

11、制可逆计数器74193,0 0 1 1 01 0 1 1 12 1 0 0 03 1 0 0 14 1 0 1 05 1 0 1 16 1 1 0 07 1 1 0 18 1 1 1 09 1 1 1 1,例6：用74193设计M=9 计数器。,方法一:采用异步预置、加法计数,（1）接成M16的计数器,态序表 N QD QC QB QA,01f,0110,方法二:采用异步预置、减法计数,01 0 0 111 0 0 020 1 1 130 1 1 040 1 0 150 1 0 060 0 1 170 0 1 080 0 0 190 0 0 0,例7：用74193设计M=9 计数器。,态序表N

12、 QD QC QB QA,（1）接成M16的计数器,0f 1,1001, 连接成任意模M 的计数器,(1) 接成M16的计数器,2. 74193功能扩展,二、四位二进制可逆计数器74193,例8: 用74193设计M=147 计数器。,方法一:采用异步清零、加法计数。,M = (147)10 =(10010011)2需要两片74193,（2）接成M16的计数器,1100,1001,0000,0000,M = (147)10 =(10010011)2,1001,1100,1100,1001,例9:用74193设计M=147 计数器,（2）接成M16的计数器,三、中规模异步计数器,二、四位二进制可

13、逆计数器,一、四位二进制同步计数器,第二节 计数器,(1) 触发器A：模2 CPA入QA出(2) 触发器B、C、D：模5异步计数器。 CPB 入QD QB出,1 . 逻辑符号,三、异步计数器74290,S9（1）、S9（2）有效。 不管R0（1）、R0（2）是否有效，数据输出端为1001。,S9（1）、S9（2）有一个无效。 R0（1）、R0（2）输入高电平，数据输出端清零。,0000,(3)计数：当R0（1）、R0（2）及S9（1）、S9（2）有低电平时，且当有CP下降沿时，即可以实现计数。,三、异步计数器74290,例 1：采用74290 设计M=6计数器。,方法一：利用R端,00 0 0

14、 011 0 0 020 1 0 031 1 0 040 0 1 051 0 1 060 1 1 0,0110,0000,M=6 态序表N QA QB QC QD,例 2：采用74290 设计M=7计数器。,M=7 态序表 N QA QB QC QD00 0 0 011 0 0 020 1 0 031 1 0 040 0 1 051 0 1 060 1 1 071 0 0 1,方法二：利用S 端,0110,1001,CPA,CPB,例 3：用74290 设计M=10计数器。,M=10 态序表 NQAQDQC QB00 0 0 010 0 0 120 0 1 030 0 1 140 1 0 05

15、1 0 0 061 0 0 171 0 1 081 0 1 191 1 0 0,要求：采用5421码计数,f,例 4：用74290 设计M=88计数器。,方法三：采用两片74290级联,0,1,寄存器移位寄存器,单向移位寄存器,双向移位寄存器,第三节 寄存器,用来存放数据,一、寄存器的分类,R=0时，表示此信号为低电平时，四个触发器的输出为零，是异步清除。,（一）中规模寄存器74175,四个触发器构成的寄存器。,CP信号是时钟，且上升沿有效。,1.逻辑符号,2.功能,二、寄存器,假设4是低位寄存器，1是高位寄存器。,由D触发器的特性方程可知：,欲存入数码1011：,采用串行输入 只有一个数据输

16、入端,？,解决的办法：,在 4个移位脉冲的作用下 ，依次送入数码。,左移寄存器：,先送高位，后送低位。,右移寄存器：,先送低位，后送高位。,由于该电路为一左移寄存器，数码输入顺序为：,1,0,1,1,欲存入数码1011，即D1D2D3D4= 1011,2. 功能,1. 逻辑符号,（二）四位单向移位寄存器74195,Q3溢出,74195功能表,（二）四位单向移位寄存器74195,0,1,Q0,2. 功能,1. 逻辑符号,（三）四位双向移位寄存器74194,(3) 保持：MA和MB为低电平时，保持输出状态不变。,（三）四位双向移位寄存器74194,74194功能表,1,0,1,0,用VHDL程序实

17、现8位移位寄存器,定义一个中间信号IQ,（三）四位双向移位寄存器74194,2. 环形计数器,1. 数据转换,3. 扭环形计数器,4. 分频器,（四）寄存器的应用,1.七位串行并行转换,CP,1,1,并行送数,清零,1 D0 0 1 1 1 1 1 1 1,0,0,右移,2 D1 D0 0 1 1 1 1 1 1,0,右移,串行并行,七位并行串行,0,1,并行送数,启动,2 1 0 D0 D1 D2 D3 D4 D5 1,0,右移,3 1 1 0 D0 D1 D2 D3 D4 1,0,右移,直到Q5Q4 Q3Q2 Q1Q0=111111,例1：用74195构成M=4的环形计数器。,2.环形计数

18、器,K,1,LOAD,CP,Q0,Q1,Q2,Q3,1,Q3,J,0,0,0,启动,（2）判断触发器个数： 计数器的模 n(n为移位寄存器的个数)。,1,1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1,例2：设计一M=8的扭环形计数器。,K,CP,Q0,Q1,Q2,Q3,Q3,J,启动,0 ,（2）判断触发器个数： 计数器的模2 n (n为移位寄存器的位数)。,分频器,第四节 序列码发生器,一、反馈型序列码发生器,二、计数器型序列码发生器,按一定规则排列的周期性串行二进制码。,任意长度的序列码,一、反馈型最长线性序列码发生器,反馈

19、移位型序列码发生器是由移位寄存器和组合反馈电路组成。,工作在左移操作状态 。,态序表N Q0 Q1 Q2 Q3 DSL,0 0 1 1 1 11 1 1 1 1 02 1 1 1 0 03 1 1 0 0 14 1 0 0 1 15 0 0 1 1 1,在时钟脉冲作用下，Q3输出110011110011。,在上述序列信号中，110011是一个循环周期，其循环长度S=6。如果由不同的Q端输出，其序列中1和0的排列相同，仅是初始相位不同。,二、计数器型序列码发生器,2.按要求设计组合输出电路。,计数器+组合输出电路,（一）电路组成,（二）设计过程,1. 根据序列码的长度S设计模S计数器，状态可以自

20、定。,例3：设计一产生110001001110序列码发生器。,第一步：设计计数器 （1）序列长度S=12，可以设计模12计数器。（2）选用74161。（3）采用同步预置法。（4）设定有效状态为 QDQCQBQA=01001111。,二、计数器型序列码发生器,第二步：设计组合电路,（1）列出真值表,（2）卡诺图化简,（3）采用8输入数据选择器实现逻辑函数：,二、计数器型序列码发生器,若对应的方格内 有0也有1，则应为1格对应的输入变量的积之和（此积之和式中只能含余下的变量）。,若对应于选择器卡诺图的方格内全为1，则此Di= 1；反之，若方格内全为0，则Di = 0。,与函数的卡诺图比较，可确定相

21、应的数据输入Di。,二、计数器型序列码发生器,八选一选择器实现函数：地址逻辑变量A2A1A0D,QDQCQB A2A1A0 QA - D,D0=D1=D3=D5=0,D2=D6=1,D4 = QA,第三步：画电路图,二、计数器型序列码发生器,三、反馈型最长线性序列码发生器 (m序列码发生器),2. 电路组成：移位寄存器 + 异或反馈电路,1. 最长线性序列码长度： S=2n-1,3. 设计过程:,(1) 根据S=2n-1，确定n (2) 再查表5.4.3可得反馈函数 f(Q)(3) 画电路图(4) 加防全0装置,例4：设计S = 7的m序列码发生器。,第一步：根据S=2n-1，确定n =3。第

22、二步：查表5.4.3可得反馈函数：f(Q)=Q2Q3 (即74194的DSR= Q1Q2)。第三步：画电路图。,第四步：加全0校正项,三、反馈型最长线性序列码发生器 (m序列码发生器),第五步：画电路图,三、反馈型最长线性序列码发生器 (m序列码发生器),例4：设计S = 7的m序列码发生器。,数字电子钟是一种直接用数字显示时间的计时装置，一般由晶体振荡器、分频器、计数器、译码器、显示器、校时电路和电源等部分组成。,第五节 时序模块的应用,本章讨论了几种常用的时序模块，如计数器、寄存器、移位寄存器以及由它们组成的序列信号发生器等。 计数器可分为同步、异步两种；同步计数器的工作频率高，异步计数器电路简单。 移位寄存器分为左移、右移及双向。,小 结,（1）熟练读懂中规模时序模块的功能表； （2）熟练掌握中规模模块电路的功能扩展； （3）具备应用时序模块及组合电路构成给定逻辑功能电路的能力。,本章重点,自我检测：5.3，5.5，5.6，5.10，5.11思考题： 5.2，5.4，5.5习题： 5.3，5.9，5.15，5.27，5.28，5.29,作 业,