第8章 时序逻辑电路-V2ppt课件.ppt

《第8章 时序逻辑电路-V2ppt课件.ppt》由会员分享，可在线阅读，更多相关《第8章 时序逻辑电路-V2ppt课件.ppt（147页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、第8章 时序逻辑电路-V2 第第8 8章章 触发器与时序逻辑电路触发器与时序逻辑电路时序逻辑电路时序逻辑电路的输出状态不仅决定于当时的输入状的输出状态不仅决定于当时的输入状态，而且与电路原来的状态有关态，而且与电路原来的状态有关;在电路结构上存在在电路结构上存在反馈，具有记忆功能。即在输入信号撤销后能保持反馈，具有记忆功能。即在输入信号撤销后能保持在输入信号作用时所具有的输出状态在输入信号作用时所具有的输出状态组合逻辑电路组合逻辑电路的输出状态完全由当时的输入变量的输出状态完全由当时的输入变量的组合状态决定，与电路的原状态无关。的组合状态决定，与电路的原状态无关。触发器概述：触发器概述：触发器

2、触发器是构成时序逻辑电路的基本单元电路。是构成时序逻辑电路的基本单元电路。触发器具有触发器具有记忆功能记忆功能，能存储一位二进制数码。，能存储一位二进制数码。触发器有三个触发器有三个基本特性基本特性： （1 1）有两个稳态，可分别表示二进制数码有两个稳态，可分别表示二进制数码0 0和和1 1，无外触发时可维持稳态；无外触发时可维持稳态； （2 2）外触发下，两个稳态可相互转换（称翻转）；外触发下，两个稳态可相互转换（称翻转）； （3 3）有两个互补输出端。有两个互补输出端。 本章将按触发器的本章将按触发器的电路结构、触发方式、逻辑功电路结构、触发方式、逻辑功能能分别进行介绍。分别进行介绍。按逻

3、辑功能可分为：双稳态触发器、单稳态触按逻辑功能可分为：双稳态触发器、单稳态触发器、无稳态触发器（多谐振荡器）。发器、无稳态触发器（多谐振荡器）。双稳态触发器中又包含双稳态触发器中又包含RS触发器触发器、JK触发器触发器、D触发器和触发器和T触发器触发器等。等。 触发器按有无动作的统一时间节拍分为：基本触发器按有无动作的统一时间节拍分为：基本触发器、时钟触发器。触发器、时钟触发器。按电路结构可分为：主从触发器、单维持阻塞按电路结构可分为：主从触发器、单维持阻塞触发器和时钟触发器。触发器和时钟触发器。触发器分类：触发器分类：1.1.基本基本RSRS触发器触发器由两个与非门交叉连接而成由两个与非门交

4、叉连接而成&G1&G2QQDRDS规定：以规定：以Q端的状态为触发器的状态，端的状态为触发器的状态，Q1时称时称为触发器为为触发器为1状态，状态，Q0时称为触发器为时称为触发器为0状态。状态。逻辑符号图逻辑符号图DRDS低电平有效低电平有效QQ8.1 8.1 基本基本RSRS触发器触发器10111001输出保持原状态：输出保持原状态：0Q1Q &G1&G2QQDRDS若原状态：若原状态：0Q1Q 输入输入RD=1, SD=1时时输入输入RD=1, SD=1时时若原状态：若原状态：1Q0Q 01110110输出保持原状态：输出保持原状态：1Q0Q &G1&G2QQDRDS结 论 时，触发器原状态

5、若为时，触发器原状态若为“0”0”，则新状态为则新状态为“0”0”。若原状态为。若原状态为“1”1”，则新状态，则新状态仍为仍为“1”1”。触发器未接受低电平信号时，无论。触发器未接受低电平信号时，无论原状态如何，输出都保持原状态不变。具有两个原状态如何，输出都保持原状态不变。具有两个稳定状态稳定状态，又称为，又称为双稳态触发器双稳态触发器。1, 1DDSR输入输入SD=0, RD=1 时时若原状态：若原状态：1Q0Q 10101011输出变为：输出变为：0Q1Q &G1&G2QQDRDS输入输入SD=0, RD=1时时若原状态：若原状态：0Q1Q 00110101输出保持：输出保持：0Q1Q

6、 &G1&G2QQDRDS0, 1DDSR 时，触发器原状态若为时，触发器原状态若为“0”0”，则新状态为则新状态为“1”1”。若原状态为。若原状态为“1”1”，则新状，则新状态仍为态仍为“1”1”。即无论原状态如何，基本。即无论原状态如何，基本RSRS触触发器都输出发器都输出“1 1”，所谓，所谓“置位置位”状态。状态。0, 1DDRS时时 考虑到电路的对称性，触发器的输出状考虑到电路的对称性，触发器的输出状态应为态应为“0 0”，即所谓，即所谓“复位复位”状态。状态。DRDS直直 接接 复复 位位 端（端（RESET）直直 接接 置置 位位 端（端（SET）低电平有效低电平有效输入输入RD

7、=0, SD=0时时0011输出全是输出全是1与逻与逻辑功能相矛盾辑功能相矛盾且当且当 同时变为同时变为1时，速度快时，速度快的门输出先变为的门输出先变为0，另一个不变。输，另一个不变。输出状态由偶然因素决定。出状态由偶然因素决定。&G1&G2QQDRDS0DDSR结 论 输入输入RD=0, SD=0时，基本时，基本RS触发器的输出触发器的输出不定，属于禁止出现的状态。不定，属于禁止出现的状态。 基本基本RS触发器的置位、复位和保持不变的触发器的置位、复位和保持不变的逻辑功能，可实现数码的存储和记忆。由于有逻辑功能，可实现数码的存储和记忆。由于有禁态，所以使用受到一定限制禁态，所以使用受到一定

8、限制 。状态转换表（特性表）状态转换表（特性表）现态：指触发器输入信号变化前的状态，用现态：指触发器输入信号变化前的状态，用Q Qn n表示；表示；次态：指触发器输入信号变化后的状态，用次态：指触发器输入信号变化后的状态，用Q Qn+1n+1表示。表示。特性表：次态特性表：次态Q Qn+1n+1与输入信号和现态与输入信号和现态Q Qn n之间关系的真值表。之间关系的真值表。与非门组成的基本与非门组成的基本RSRS触发器的状态转换表触发器的状态转换表 逻辑功能的表示方法：逻辑功能的表示方法：DSDR0 11 01 10 010不变不变不定不定Q状态表的简化：状态表的简化： Qn000111100

9、0011011RS次态次态Qn+1的卡诺图的卡诺图约束条件 0)(1SRQRSQRSQnnn特性方程特性方程触发器的特性方程就是触发器次态Qn+1与输入及现态Qn之间的逻辑关系式波形图波形图反映触发器输入信号取值和状态之间对应关系的图形称为波形图RSQQ置1置0置1置1置1保持不允许一般先设输入初始状态，然后根据给定输入信号波形，一般先设输入初始状态，然后根据给定输入信号波形，相应画出输出端的波形。相应画出输出端的波形。基本基本RS触发器的特点触发器的特点（1）触发器的次态不仅与输入信号状态有关，而且与触发器的现态有关。（2）电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。

10、（3）在外加触发信号有效时，电路可以触发翻转，实现置0或置1。（4）在稳定状态下两个输出端的状态和必须是互补关系，即有约束条件。在数字电路中，凡根据输入信号R、S情况的不同，具有置0、置1和保持功能的电路，都称为RS触发器。 基本基本RSRS触发器的触发方式：触发器的触发方式：逻辑电平直接触发逻辑电平直接触发。（由输入信号直接控制）。但是在实际工作中，要求触（由输入信号直接控制）。但是在实际工作中，要求触发器按统一的节拍进行状态更新。措施：发器按统一的节拍进行状态更新。措施： 同步触发器同步触发器（时钟触发器或钟控触发器）：具有时（时钟触发器或钟控触发器）：具有时钟脉冲钟脉冲CPCP控制的触发

11、器。该触发器状态的改变与时钟脉控制的触发器。该触发器状态的改变与时钟脉冲同步。冲同步。 CPCP：控制时序电路工作节奏的固定频率的脉冲信号，：控制时序电路工作节奏的固定频率的脉冲信号，一般是矩形波。一般是矩形波。 同步触发器的状态更新时刻：受同步触发器的状态更新时刻：受CPCP输入控制。输入控制。 触发器更新为何种状态：由触发输入信号决定。触发器更新为何种状态：由触发输入信号决定。8.2 8.2 同步同步RSRS触发器触发器8.2.1 8.2.1 同步同步RSRS触发器触发器1.1.电路组成及逻辑符号电路组成及逻辑符号图4-6 同步RS触发器 （a） 逻辑电路 （b）逻辑符号 在CP=0期间，

12、G3、G4被封锁，触发器状态不变。在CP=1期间，由R和S端信号决定触发器的输出状态。结论：触发器的动作时间是由时钟脉冲CP控制的。 触发方式：电平触发方式 只有CP=1时（高电平有效），触发器的状态才由输入信号R和S来决定。 2. 功能表功能表（在CP=1期间有效）现态：现态：CPCP脉冲作用前触发器的原状态，用脉冲作用前触发器的原状态，用Q Qn n表示；表示；次态：次态：CPCP脉冲作用后触发器的新状态，用脉冲作用后触发器的新状态，用Q Qn+1n+1表示。表示。R为高电平有效触发 S为高电平有效触发 R、S不允许同时有效约束条件 01SRQRSQnn3. 特性方程特性方程特性方程的来路

13、（又称为状态方程） 由状态转换表得到Qn+1的状态转换卡诺图。 RS触发器的Qn+1卡诺图 进一步可写出Qn+1的表达式。 S RQnQn+1000 00101010 10100101 001111 11 101约束条件，表示不允许将R、S同时取为1 4. 状态图状态图描述触发器的状态转换关系及转换条件的图形称为状态图011/1/10/01/当触发器处在0状态，即Qn=0时，若输入信号 01或11，触发器仍为0状态；RS当触发器处在1状态，即Qn=1时，若输入信号 10或11，触发器仍为1状态；RSRS若 10，触发器就会翻转成为1状态。RS若 01，触发器就会翻转成为0状态。5. 工作波形（

14、又称为时序图， ） 同步RS触发器的时序图 同步触发器的空翻同步触发器的空翻同步触发器在一个CP脉冲作用后，出现两次或两次以上翻转的现象称为空翻。同步RS触发器的空翻现象 边沿触发器边沿触发器：仅在：仅在CPCP某一约定跳变时刻到来时才接某一约定跳变时刻到来时才接受输入信号；其他时刻输入信号的变化不会引起输受输入信号；其他时刻输入信号的变化不会引起输出信号状态的变化。一般靠出信号状态的变化。一般靠CPCP脉冲上升沿或下降沿脉冲上升沿或下降沿进行触发。进行触发。正边沿触发器：靠正边沿触发器：靠CPCP脉冲上升沿触发。脉冲上升沿触发。负边沿触发器：靠负边沿触发器：靠CPCP脉冲下降沿触发。脉冲下降

15、沿触发。触发方式：边沿触发方式。触发方式：边沿触发方式。可提高触发器工作的可靠性，增强抗干扰能力。可提高触发器工作的可靠性，增强抗干扰能力。这个用的多。这个用的多。 为解决空翻问题引入以下两种触发器：为解决空翻问题引入以下两种触发器：8.3 8.3 常用钟控触发器常用钟控触发器图8-7显示了同步触发器和边沿触发器各自不同的触发特点。n图8-7* *主从触发器：主从触发器：由两级触发器构成，工作特点：由两级触发器构成，工作特点：第一步，第一步，CPCP=1=1期间，主触发器的输出状态由输入信期间，主触发器的输出状态由输入信号的状态确定，从触发器的输出状态保持不变。号的状态确定，从触发器的输出状态

16、保持不变。第二步，当第二步，当CPCP从从1 1变为变为0 0时，主触发器的输出状态送时，主触发器的输出状态送入从触发器中，从触发器的输出状态由主触发器当时入从触发器中，从触发器的输出状态由主触发器当时的状态决定。的状态决定。在在CPCP=0=0期间，由于主触发器的输出状态保持不变，期间，由于主触发器的输出状态保持不变，因而受其控制的从触发器的状态也保持不变。因而受其控制的从触发器的状态也保持不变。用的不多了。用的不多了。 触发方式：主从触发方式（触发方式：主从触发方式（CPCP下降沿有效）。下降沿有效）。主从触发器状态的更新只发生在主从触发器状态的更新只发生在CPCP脉冲的下降沿，脉冲的下降

17、沿，触发器的新状态由触发器的新状态由CPCP脉冲下降沿到来之前的脉冲下降沿到来之前的R R、S S信信号决定。号决定。 D触发器触发器 状态转换表 D触发器的状态转换表 DQnQn+1000010101111D触发器的状态转换图 D触发器是一种应用极广的触发器，D触发器的电路结构有很多种，目前国内生产的主要有维持阻塞边沿D触发器和主从CMOS边沿D触发器。D触发器是一种应用极广的触发器，D触发器的电路结构有很多种，目前国内生产的主要有维持阻塞边沿D触发器和主从CMOS边沿D触发器。D触发器逻辑功能的描述 特征方程 D=1 状态图触发器的“ ”态触发器的“ ”态n1nDQ D=0D=0D=1RD

18、SDDQQD触发器电路图符号不加圈表示上升沿触发n关于触发器的逻辑符号的说明：C1表示时钟输入端，C1中的C是控制关联标记，C1表示受其影响的输入是以数字1标记的数据输入，如1R，1S，1D，1J，1K等。C1编加动态符号“”是表示边沿触发。在集成触发器符号中，CP端有“”、无“”表示触发器采用上升沿边沿触发，CP端既有“”又有“”表示触发器采用下降沿边沿触发。而对于上一节讲的电平控制触发器来说，其CP端无“”。特性方程 Qn+1=D 【例8-2】维持阻塞边沿D触发器的输入D波形如图8-8所示。试画出输出Q的波形。设触发器的初态为“0”。8.38.3 .2 JK 触发器触发器 JK触发器的逻辑

19、符号（a）下降沿触发 （b）上升沿触发 JK触发器是一种多功能触发器，在实际中应用很广。 JK触发器是在RS触发器基础上改进而来，在使用中没有约束条件。 常见的JK触发器有主从结构的，也有边沿型的。 状态转换表 功能表 表4-7 JK触发器功能表 表4-8 JK触发器状态转换表 特性方程状态转换图 JK触发器的状态转换图 CP J K Q JK触发器时序波形图 边沿触发，即CP边沿到来时触发。具有置0、置1、保持、翻转四种功能，能够有效地抑制 空翻现象。使用方便灵活，抗干扰能力极强，工作速度很高。时序图（以CP下降沿触发的JK触发器为例）JK触发器的时序图 n【例8-4】边沿JK触发器的两个输

20、入J、K和异步输入RD、SD的波形如图8-12所示。试画出输出Q的波形。设触发器的初态为“0”。n解：这里除了考虑J、K输入，还要要注意异步输入RD、SD 的变化，它们有最高的优先级。输出Q的波形如图8-12所示。 16 15 14 13 12 11 10 9 74LS112 1 2 3 4 5 6 7 8 VCC D1RD2R 2CP 2K 2J D2S 2Q 1CP 1K 1J D1S 1Q 1 Q Q2 GND 实际应用中大多采用集成JK触发器。常用的集成芯片型号有下降沿触发的双JK触发器74LS112、上升沿触发的双JK触发器CC4027和共用置1、清0端的74LS276四JK触发器等

21、。74LS112双JK触发器每片芯片包含两个具有复位、置位端的下降沿触发的JK触发器，通常用于缓冲触发器、计数器和移位寄存器电路中。 下图所示为其管脚排列图：(3) 常用集成JK触发器 芯片型号中含有74表示TTL集成芯片；含有CC或CD表示CMOS集成芯片。1. T触发器触发器 具有保持和翻转功能。 T触发器和触发器和 T触发器触发器 T触发器的功能表 功能表 状态转换表 T触发器的状态转换表 特性方程状态转换图 T触发器的状态转换图 令JK触发器的JKT，就可实现T触发器。 JK触发器接成T触发器 2. T触发器 （1）T触发器的功能 把T=1时的T触发器称为计数型触发器，又叫做T触发器。

22、 每来一个CP脉冲，T触发器就翻转一次，显然能实现计数功能。 T触发器的状态转换表特性方程为 8.3.4 不同类型触发器之间的转换不同类型触发器之间的转换（1）写出已有触发器和待求触发器的特性方程。（2）变换待求触发器的特性方程，使之形式与已有触发器的特性方程一致。（3）比较已有和待求触发器的特性方程，根据两个方程相等的原则求出转换逻辑。（4）根据转换逻辑画出逻辑电路图。利用令已有触发器和待求触发器的特性方程相等的原则，求出转换逻辑。JK触发器触发器D触发器触发器1J C11KDQQ1CP写出D触发器的特性方程，并进行变换，使之形式与JK触发器的特性方程一致：nnnnnDQQDQQDDQ)(1

23、与JK触发器的特性方程比较，得：DKDJ电电路路图图JK触发器触发器T触发器触发器在数字电路中，凡每来一个时钟脉冲就翻转一次的电路，都称为T触发器。特性表特性表逻辑符号逻辑符号 CP Q Q C1QnQn +1功 能0110nnQQ1翻 转T 触发器特性方程：与JK触发器的特性方程比较，得：11KJ电电路路图图1J C11K1QQCPnnQQ1变换T触发器的特性方程：nnnnQQQQ111CPQQ01状状态态图图时时序序图图D触发器触发器T触发器触发器nQD CP1D C1QQ 逻辑符号 “”表示边沿触发方式, “”表示主从触发方式, 非号“”：表示低电平有效, 加小圆圈“”：表示低电平有效触

24、发或下降沿有效触发, 不加小圆圈“”：表示高电平有效触发或上升沿有效触发 。总结：触发器的两要素总结：触发器的两要素1逻辑功能 描述方法：逻辑符号、特性表、驱动表、特性方程 特性表 DQnQn+1000010101111驱动表 特性方程 (1) 基本RS触发器 直接电平触发（低电平有效/高电平有效），无CP2. 触发方式 (2) 同步触发 CP的（高/低）电平期间触发， 在整个电平期间接收信号RS/JK/D/T， 在整个电平期间状态相应更新，所以存在空翻。 (3) 边沿触发 只在CP的或边沿触发， 只在CP的或边沿接收信号RS/JK/D/T， 只在CP的或边沿状态更新，克服了空翻。 (4) *

25、主从触发 有主、从两个触发器，在CP的高/低电平期间交替工作、封锁， 只在CP的高电平期间（或低电平期间）接收信号RS/JK/D/T， 只在CP的或边沿总的输出状态更新。 集成触发器中常见的直接置0和置1端 RD：直接（异步）置0端 SD：直接（异步）置1端， 非号：低电平有效， 直接（异步）：不受CP的影响。8.3.3 触发器应用举例市场上有一种与非门构成的简易抢答器，该电路实现了基本抢答的功能，但是该电路有一个很严重的缺陷，当按钮S1第一个被按下后，必须总是按着，才能保持S1=1，UOA=0，并禁止B、C、D信号进入。但是S1稍一放松，就会使S1 =0，UOA=1，B、C、D的抢答信号就有

26、可能进入系统，造成混乱。解决这一问题最有效的方法就是引入具有“记忆”功能的触发器。用基本RS触发器组成的电路如图8-13所示。其中KR为复位键，由裁判控制。抢答前，先按以下复位键KR，即3个触发器的R信号都为0，使QA、QB、QC均为0，三个发光二极管均不亮。抢答后，如按钮KA第一个被按下，则FFA的S=0，使QA置1，GA门的输出变为UOA=0，点亮发光二极管VDA，同时，UOA的0信号封锁了GB、GC门，KB、KC再按下无效。用驱动方程、状态方程和时序图分析时序逻用驱动方程、状态方程和时序图分析时序逻 了解：了解：中规模集成移位寄存器的中规模集成移位寄存器的应用方法应用方法。掌握：掌握：辑

27、电路的辑电路的方法方法。集成时序逻辑电路器件功能表的读法。集成时序逻辑电路器件功能表的读法。单向、双向及循环移位寄存器的逻辑功能。单向、双向及循环移位寄存器的逻辑功能。 熟悉：熟悉：移位寄存器的移位寄存器的工作原理。工作原理。常用中规模计数器的常用中规模计数器的应用方法应用方法。同步和异步二进制、十进制、同步和异步二进制、十进制、N N进制及各种可进制及各种可逆计数器的工作原理的逆计数器的工作原理的分析方法分析方法。 8.4 8.4 时序逻辑电路概述时序逻辑电路概述时序逻辑电路的特点时序逻辑电路的特点任何时刻的输出不仅取决于该时刻的输任何时刻的输出不仅取决于该时刻的输入信号，而且与电路原有的状

28、态有关。入信号，而且与电路原有的状态有关。逻辑功能特点：逻辑功能特点：电路结构特点：电路结构特点：由存储电路和组合逻辑电路组成。由存储电路和组合逻辑电路组成。时序逻辑电路的类型时序逻辑电路的类型同步同步时序逻辑电路时序逻辑电路 异步异步时序逻辑电路时序逻辑电路 所有触发器的时钟端连在一起。所有触发器的时钟端连在一起。所有触发器在同一个时钟脉冲所有触发器在同一个时钟脉冲 CP 控制下同步工作。控制下同步工作。时钟脉冲时钟脉冲 CP 只触发部分触发器，其余触发器由电路内部信号触发。只触发部分触发器，其余触发器由电路内部信号触发。因此，触发器因此，触发器不在不在同一时钟作用下同步工作同一时钟作用下同

29、步工作。8.4概概 述述时序电路的一般方框图如下：时序电路的一般方框图如下：X(x1,x2xi)代表输入信号代表输入信号Y(y1,y2yj)代表输出信号代表输出信号Z(z1,z2zk)代表存储代表存储电路的输入信号电路的输入信号Q(q1,q2ql)代表存储电路的代表存储电路的输出输出这些信号之间的关系可以用三个向量函数表示这些信号之间的关系可以用三个向量函数表示: : Y(tn) = FX(tn),Q(tn) 输出方程输出方程 Q(tn+1) = GZ(tn),Q(tn) 状态方程状态方程 Z(tn) = HX(tn),Q(tn) 驱动方程驱动方程 tn n , ,tn+1n+1表示相邻的两个

30、离散时间。表示相邻的两个离散时间。Q 称为状态向量。称为状态向量。时序电路的表示时序电路的表示一、状态转换表一、状态转换表 将任何一组输入变量及电路初态的取值代入状态方程将任何一组输入变量及电路初态的取值代入状态方程和输出方程，即可算出电路的次态和输出值。和输出方程，即可算出电路的次态和输出值。二、状态转换表二、状态转换表 以小圆圈表示电路的各个状态，圆圈中填入存储单元以小圆圈表示电路的各个状态，圆圈中填入存储单元的状态值，圆圈之间用箭头表示状态转换的方向，箭头旁的状态值，圆圈之间用箭头表示状态转换的方向，箭头旁注明输入变量取值和输出值，输入和输出用斜线分开。注明输入变量取值和输出值，输入和输

31、出用斜线分开。三、时序图三、时序图 把在时钟序列脉冲作用下存储电路的状态和输出状把在时钟序列脉冲作用下存储电路的状态和输出状态随时间变化的波形画出来，称为时序图。态随时间变化的波形画出来，称为时序图。 主要要求：主要要求： 掌握同步时序逻辑电路的分析方法掌握同步时序逻辑电路的分析方法，了解异，了解异步时序逻辑电路的分析方法。步时序逻辑电路的分析方法。理解理解时钟方程、驱动方程、输出方程、状态时钟方程、驱动方程、输出方程、状态方程、状态转换真值表、状态转换图和时序方程、状态转换真值表、状态转换图和时序图等概念及求取方法。图等概念及求取方法。8.5时序逻辑电路的分析方法时序逻辑电路的分析方法 一、

32、同步时序逻辑电路的分析方法一、同步时序逻辑电路的分析方法：就是根据已知的时序电路找出该电路所实现的逻辑功能。具体地讲，就是要求找出电路的状态和输出的状态在输入变量和时钟信号作用下的变化规律。给定的是时序逻辑电路，待求的是状态表、状态图和时序图。基本步骤：基本步骤：1.根据给定电路写出其时钟方程、输出方根据给定电路写出其时钟方程、输出方 程、程、2.求状态方程。求状态方程。3.进行状态计算。把电路的输入和现态各种可能取值组进行状态计算。把电路的输入和现态各种可能取值组合代入状态方程和输出方程进行计算合代入状态方程和输出方程进行计算,得到相应的次态得到相应的次态和输出。和输出。4.画状态图画状态图

33、(或时序图或时序图)触发器输入信号的逻辑函数触发器输入信号的逻辑函数式式驱动方程驱动方程时序逻辑电路的分析方法n如果该电路的连线简单且规律性强，无须用状态方程分析法进行分析，只需观察与定性分析就可画出时序波形图或状态图，该分析方法称为“直观分析法”。 YQ1Q1Q2Q21J C11K1J C11K1J C11K&Q0Q0FF0 FF1 FF2CPCPCPCPCP012nnQQY21nnnnnnQKQJQKQJQKQJ202001011212 时钟方程：输出方程：同步时序电路的时钟方程可省去不写。驱动方程：1写写方方程程式式2求状态方程求状态方程JK触发器的特性方程：nnnQKQJQ1将各触发器

34、的驱动方程代入，即得电路的状态方程：nnnnnnnnnnnnnnnnnnnnnnnnQQQQQQKQJQQQQQQQKQJQQQQQQQKQJQ202020000100101011111112121222212n由方程组计算出状态表。设电路的现态为 代入上述触发器的次态方程和输出方程中进行计算，得到次态为001，再将它作为现态代入上述方程，将得到下一个状态，这样，反复由现态推算得次态，得到电路的状态转换表如表8-8所示。210 000nnnQ Q Q 现 态次 态输 出nnnQQQ012 101112 nnnQQQY3计算、列状态表计算、列状态表nnnnnnnnQQYQQQQQQ2121001

35、11120 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 11 0 11 1 10 0 00 1 01 0 01 1 0000011000001000101112YQQQnnn0001010101112YQQQnnn0001001101112YQQQnnn0001011101112YQQQnnn1100100101112YQQQnnn1100110101112YQQQnnn0000101101112YQQQnnn0000111101112YQQQnnn4画状态图、时序图画状态图、时序图 000001011/1/0100110111/0 /0/0

36、/0(a) 有效循环010 101(b) 无效循环/0/1排列顺序： /Y nnnQQQ012状态图状态图CPQ0Q1Q2Y5电电路路功功能能时时序序图图有效循环的6个状态分别是05这6个十进制数字的格雷码，并且在时钟脉冲CP的作用下，这6个状态是按递增规律变化的，即：000001011111110100000所以这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y1。n关于状态图还需要说明。本电路用了3个触发器，电路应该有2n=23 =8（n为触发器数目）个状态。从状态图中可以看出，电路只有效使用了6个状态，000、001、011、11

37、1、110、100，这6个状态称为有效状态。电路在CP控制脉冲作用下，正常工作时是在有效状态之间的循环，称为有效循环。n该电路还有两个状态，101、010没有使用，这两个状态称为无效状态。电路在CP脉冲作用下，在无效状态之间的循环，称为无效循环。n所谓电路能够自启动，就是当电源接通或者由于干扰信号的影响，电路进入到了无效状态时，在CP控制脉冲作用下，电路能够进入到有效循环，则称电路能够自启动。否则，电路就不能够自启动，本例就是这样。后面我们将学习如何实现自启动。计数器的作用与分类计数器的作用与分类 计数器计数器( (Counter) )用于计算输入脉冲个数，用于计算输入脉冲个数，还常用于分频、

38、定时及进行数字运算等。还常用于分频、定时及进行数字运算等。 计数器分类如下：计数器分类如下： 按时钟控制方式不同分按时钟控制方式不同分 异步计数器异步计数器 同步计数器同步计数器 同步计数器比异步计数器的速度快得多。同步计数器比异步计数器的速度快得多。8.6异步异步计数器计数器按计数器功能分按计数器功能分加法计数器加法计数器 减法计数器减法计数器 加加 / / 减计数器减计数器( (又称可逆计数器又称可逆计数器) ) 对计数脉冲作对计数脉冲作递增计数的电路。递增计数的电路。 对计数脉冲作对计数脉冲作递减计数的电路。递减计数的电路。 在加在加 / / 减控制信减控制信号作用下，可递增也号作用下，

39、可递增也可递减计数的电路。可递减计数的电路。 按计数进制分按计数进制分按 二 进 制按 二 进 制数运算规律进数运算规律进行计数的电路行计数的电路 按 十 进 制按 十 进 制数运算规律进数运算规律进行计数的电路行计数的电路 二进制计数器二进制计数器 十进制计数器十进制计数器 任意进制计数器任意进制计数器( (又称又称 N 进制计数器进制计数器) )二 进 制二 进 制和十进制以和十进制以外的计数器外的计数器 计数顺序 电路状态等效十进制数Q2 Q1 Q0012345678 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 00123456

40、70一、异步二进制加法计数器一、异步二进制加法计数器三位二进制加法计数器状态表三位二进制加法计数器状态表异步计数器的分析方法异步计数器的分析方法FF01J1KRC1Q0Q1Q2Q3FF11J1KRC1FF21J1KRC1FF31J1KRC11 1CPRD1. 电路构成与工作原理电路构成与工作原理FF01J1KRC1Q0Q1Q2Q3FF11J1KRC1FF21J1KRC1FF31J1KRC11 1CPRD1 11J1K1J1K1J1K1J1KC1CPC1Q0C1Q1C1Q2 JK 触发器构成的异步二进制加法计数器触发器构成的异步二进制加法计数器 输入第输入第“1”个计数脉冲时，计数器输出为个计数

41、脉冲时，计数器输出为0001”；输入第输入第“2”个个计数脉冲时，计数器输出为计数脉冲时，计数器输出为“0010”。输入第输入第“15”个脉冲时，输出个脉冲时，输出“1111”，当输入第，当输入第“16”个个脉冲时，输出返回初态脉冲时，输出返回初态“0000”，且，且 Q3 端输出进端输出进位信号下降沿。因此，该电路构成位信号下降沿。因此，该电路构成 4 位二进制加法计数位二进制加法计数器。器。00010010CPQ3Q0Q1Q20000来一个来一个 CP 翻转一次翻转一次 来一个来一个 Q0 翻转一次翻转一次 来一个来一个 Q1 翻转一次翻转一次 来一个来一个 Q2 翻转一次翻转一次 111

42、10000依次输入脉冲时，计数状态按依次输入脉冲时，计数状态按 4 位二进制数递增规律变化。位二进制数递增规律变化。 工作原理工作原理 下面总结一下用不同种类触下面总结一下用不同种类触发器构成异步二进制计数器的方发器构成异步二进制计数器的方法。法。2. 异步二进制计数器的构成方法异步二进制计数器的构成方法CPi = Qi - - 1CPi = Qi - - 1减法计数减法计数 CPi = Qi - - 1CPi = Qi - - 1加法计数加法计数 下降沿触发式下降沿触发式 上升沿触发式上升沿触发式 计数触发器的触发信号接法计数触发器的触发信号接法计数规律计数规律 将触发器接成计数触发器，然后

43、级联，将计数脉冲将触发器接成计数触发器，然后级联，将计数脉冲CP 从最低位时钟端输入，其他各位时钟端接法如下表：从最低位时钟端输入，其他各位时钟端接法如下表：计数器为什么能用作分频器？计数器为什么能用作分频器？怎么用？怎么用？CPQff210 CPQff411 CPQff812 CPQff1613 模模 M 计数器也是一个计数器也是一个 M 分频器，分频器， M 分频分频器的输出信号即为计数器最高位的输出信号。器的输出信号即为计数器最高位的输出信号。CPQ3Q0Q1Q24 位二进制加法计数器位二进制加法计数器工作波形工作波形 3. 计数器用作分频器计数器用作分频器“000 1”不够减，需向相邻

44、高位借不够减，需向相邻高位借“1”，借借“1”后作运算后作运算“1000 1 = 111”。Q0Q1Q2计计 数数 状状 态态计数顺序计数顺序000810070106110500141013011211110000Q0Q1Q2计计 数数 状状 态态计数顺序计数顺序000810070106110500141013011211110000Q0Q1Q2计计 数数 状状 态态计数顺序计数顺序000810070106110500141013011211110000三位二进制减法计数器状态表三位二进制减法计数器状态表二、二、*异步二进制减法计数器异步二进制减法计数器下降沿动作的下降沿动作的T触发器构成的异

45、步二进制减法计数器触发器构成的异步二进制减法计数器上升沿动作的二进制减法的时序图上升沿动作的二进制减法的时序图四四位位二二进进制制加加法法计计数数器器态态序序表表 00001611111501111410111300111211011101011010019000181110701106101050010411003010021000100000Q0Q1Q2Q3计计 数数 器器 状状 态态计数计数顺序顺序十十进进制制计计数数器器态态序序表表 00001010019000181110701106101050010411003010021000100000Q0Q1Q2Q3计计 数数 器器 状状 态

46、态计数计数顺序顺序十进制计数器与十进制计数器与4 位二进制计数器比较位二进制计数器比较 只利用了只利用了 4 位二进制位二进制加法计数器的前十个状态加法计数器的前十个状态 0000 1001。8421 码十进制加法计数器码十进制加法计数器计数规律计数规律Q0Q1Q2Q3计计 数数 器器 状状 态态计数顺序计数顺序10019000181110701106101050010411003010021000100001000000十进制加法计数器时序图十进制加法计数器时序图异步十进制加法计数器状态转换图异步十进制加法计数器状态转换图计数的最大数目称为计数器的计数的最大数目称为计数器的“模模”，用，用

47、M 表示。表示。模也称为计数长度或计数容量。模也称为计数长度或计数容量。 N 进制进制计数器计数器计数规计数规律举例律举例具有具有 5 个独个独立的状态，计满立的状态，计满 5 个计数脉冲后，个计数脉冲后，电路状态自动进电路状态自动进入循环。故为入循环。故为五五进制计数器。进制计数器。 五进制计数器五进制计数器也称模也称模 5 计数器；计数器；十进制计数器则十进制计数器则为模为模 10 计数器；计数器；3 位二进制计数器为模位二进制计数器为模 8 计数器。计数器。 n 个触发器有个触发器有 2n 种输出，最多可实现模种输出，最多可实现模 2n 计数。计数。 Q0Q1Q2计计 数数 状状 态态计

48、数顺序计数顺序000500141103010210010000异步异步2510进制计数器进制计数器74LS290 74LS29074LS290的外引脚图、逻辑符号及逻辑功能的外引脚图、逻辑符号及逻辑功能图5-31 74LS290 2510进制计数器 (a) 外引脚图 (b) 逻辑符号 输出CP输入异步置数基本工作方式 （1）二进制计数：将计数脉冲由CP0输入，由Q0输出计数顺序计数器状态CP0Q0001120R0（1）R0（2）S9（1）S9（2）Q3Q2Q1Q01 10 0 1 1 0 0 0 0 0 0 0 0 0 0 0 01 0 0 1 计数计数 计数计数 计数计数 计数计数74LS2

49、90功能表 （2）五进制计数：将计数脉冲由CP1输入，由Q3 、Q2、 Q1 输出五进制计数器 计数顺序计数器状态CP1Q3 Q2 Q1 00 0 010 0 120 1 030 1 141 0 050 0 0 （3） 8421BCD码十进制计数：将Q0与CP1相连,计数脉冲CP由CP0输入 图5-32(c) 8421BCD码十进制计数器 计数计 数 器 状 态顺序Q3 Q2 Q1 Q000 0 0 010 0 0 120 0 1 030 0 1 140 1 0 050 1 0 160 1 1 070 1 1 181 0 0 091 0 0 1100 0 0 0二进制五进制 同步与异步计数器的

50、根本区别是时钟控制方式不同，导致电同步与异步计数器的根本区别是时钟控制方式不同，导致电路构成也不同。路构成也不同。其特点是计数脉冲其特点是计数脉冲CP同时接到各位触发器的时同时接到各位触发器的时钟脉冲输入端，当计数脉冲到来时，各触发器同时被触发，应该钟脉冲输入端，当计数脉冲到来时，各触发器同时被触发，应该翻转的触发器是同时翻转的，不需要逐级推移。同步计数器也可翻转的触发器是同时翻转的，不需要逐级推移。同步计数器也可称为并行计数器。称为并行计数器。1. 1. 同步与异步二进制加法计数器比较同步与异步二进制加法计数器比较态序表和工作波形一样态序表和工作波形一样电路结构不同：电路结构不同：异步异步二