基于FPGA的电子琴设计.doc

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1、【精品文档】如有侵权，请联系网站删除，仅供学习与交流基于FPGA的电子琴设计.精品文档.泉 州 师 范 学 院 毕业论文（设计） 题目 基于FPGA的电子琴设计物理与信息工程 学院 电子信息科学与技术 专业 2007 级学生姓名 吴丽萍 学号 070303051 指导教师 曾永西 职称 讲师 完成日期 2011年3月30日 教务处 制基于FPGA的电子琴设计泉州师范学院 电子信息科学与技术专业 070303051 吴丽萍指导教师 曾永西 讲师【摘要】介绍了基于FPGA的电子琴的工作原理和设计过程。用Altera公司的EP2C8Q208C8N芯片为核心器件，通过运用硬件编程语言VHDL描述，在Q

2、uartus II平台上，实现了电子琴的手动弹奏和自动演奏功能。本系统主要由音频发生模块，键盘控制模块和存储器模块组成。选择手动弹奏模式按键时，按下音符键后就会选通相应的频率输出；选择自动演奏模式按键时，储存器会将编写好的音乐信息依次取出，去选通各个对应的频率输出，实现自动演奏。音频发生器由分频器来实现，可产生16个频率，这些频率经放大后驱动喇叭，从而发出声音。【关键词 】FPGA；Quartus II；VHDL；电子琴; 音符目录第1章 引言.31.1课题分析31.2 VHDL语言和QUARTUS II环境简介31.2.1 VHDL简介31.2.2 Quartus II简介3第2章 方案选择

3、及原理分析42.1 方案比较42.2 电子琴设计原理42.2.1 分频模块设计方法52.2.2按键模块设计方法62.2.3顶层模块设计方法.62.3系统设计的主要组成部分6第3章 硬件设计63.1现场可编程门阵列FPGA简介63.2按键模块及其功能73.3显示电路模块及功能7第4章 软件设计74.1系统的流程74.2设计模块74.2.1自动演奏模块94.2.2音阶发生器模块94.2.3数控分频模块10第5章 软硬件的系统测试10结论10参考文献11致谢11附录I歌谱.12附录电路图.14附录III程序.14第一章 引言电子琴作为音乐与科技的产物，在电子化和信息化的时代，为音乐的大众化做出了很大

4、的贡献，歌曲的制作大多数都要由电子琴来完成，然后通过媒介流传开来，电视剧和电影的插曲、电视节目音效、甚至你的手机铃声，都很可能包含电子琴的身影。1.1课题分析随着电子技术的高速发展，由于FPGA/CPLD具有高速、高可靠性、串并行工作方式等突出优点，所以在电子设计中受到广泛的应用，并且它代表着未来EDA设计的方向。FPGA/CPLD的设计采用了高级语言，例如VHDL语言，AHDL语言。从而进一步打破了软硬件之间的界限，加速了产品的开发过程，缩短了设计周期。所以采用FPGA/CPLD取代传统的标准集成电路、接口电路已经成为电子技术发展的必然趋势。EDA（电子设计自动化) 代表了当今电子设计技术的

5、最新发展方向，它的基本特征是：设计人员按照“自顶向下”的设计方法，对整个系统进行方案设计和功能划分，系统的关键电路用一片或几片集成电路（FPGA/CPLD) 实现。电子琴是数字电路中的一个典型应用。在实际的硬件设计中用到的器件非常多，连线比较复杂，同时会产生比较大的延时，从而造成测量误差较大，可靠性不好。以EDA工具作为开发手段，运用VHDL硬件描述语言将使整个系统大大简化，提高了电子琴整体的性能和可靠性。1.2 VHDL语言和QUARTUS II环境简介1.2.1 VHDL语言简介VHDL是超高速集成电路硬件描述语言，是一种用于电路设计的高级语言。它出现于80年代后期，最初是由美国国防部开发

6、出来的，是为了供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言 。VHDL主要是应用在数字电路的设计中。目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中，同时也被一些实力较为雄厚的单位用来设计ASIC。VHDL具有多层次描述系统硬件功能的能力，支持自顶向下和基于库的设计特点。其开发流程：在顶层用方框图或硬件语言对电路的行为进行描述后，进行系统仿真验证和纠错。再用逻辑综合优化工具生成具体的门级逻辑电路的网表。然后通过适配器将网表文件配置于指定的目标器件，产生最终下载文件或配置文件。最后把适配后生成的下载或配置文件通过编程器或编程电缆下载到具体的FPGA/CP

7、LD器件中去，以便进行硬件调试和验证，而实现可编程的专用集成电路ASIC的设计。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL系统设计与其他硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。11.2.2 Quartus II简介Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL

8、（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整CPLD设计流程。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quart

9、us II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。2第2章 方案选择及原理分析 2.1 方案比较 方案一：采用数字逻辑电路制作，用IC拼凑焊接实现。其特点是直接用现成的IC组合而成，简单方便，但本系统需用到许多分频器，这就使得需要用到相当多的IC，从而造成了体积过于庞大，而且连线也会比较复杂

10、。 方案二：采用单片机实现，通过软件编程，仿真后将程序用编程器写入到单片机芯片上，该方案成本低，稳定度也比较好，但外围电路多，特别是播放音乐时需要用到大容量的外部存储器，这样就增加了编程难度，调试不够直观，也不够灵活方便。 方案三：采用可编程逻辑器件（FPGA）制作，将所有器件集成在一块芯片上，大大减小了电子琴的体积，用VHDL编程实现时更加方便，而且易于进行功能扩展，并可调试仿真，制作时间大大缩短，因此选用了方案三进行设计。 2.2 电子琴设计原理 乐曲都是由一连串的音符组成，按照乐曲的乐谱依次输出这些音符所对应的频率，就可以在扬声器上连续地发出各个音符的音调。为了准确地演奏出一首乐曲，仅仅

11、让扬声器能够发出声音是远远不够的，还必须准确地控制乐曲的节奏，即每个音符的持续时间。由此可见，乐曲中每个音符的发音频率以及音符持续的时间是乐曲能够连续演奏的两个关键因素。乐曲的12平均率规定：每2个八度音之间的频率要相差1倍，比如简谱中的中音2与高音2。在2个八度音之间，又可分为12个半音。另外，音符A(简谱中的低音5)的频率为392Hz，音符E到F之间、B到C之间为半音，其余为全音。由此可以计算出简谱中从低音l至高音1之间每个音符的频率。简谱音名与频率对应关系如图2-1所示：音名频率/Hz音名频率/Hz音名频率/Hz低音1262中音1523高音11047低音2296中音2587高音21175

12、低音3330中音3659高音31319低音4350中音4698高音41397低音5392中音5784高音51568低音6440中音6880高音61760低音7494中音7988高音71976表2-1 简谱音名与频率的对应关系 产生各音符所需的频率使用一分频器来实现，由于各音符对应的频率多为非整数，而分频系数又不能为小数，所以必须将计算得到的分频数四舍五入取整数。若分频器时钟频率过低，则由于分频系数过小，四舍五入取整数后的误差较大；若时钟频率过高，虽然误差变小，但分频数将会变大。在实际的设计中应综合考虑这两方面的因素，在尽量减小频率误差的前提下取合适的时钟频率。实际上，只要各个音符间的相对频率关

13、系不变，演奏出的乐曲听起来都不会走调。设计的音乐电子琴选取12MHZ的系统时钟频率。在数控分频器模块，首先对时钟频率进行12分频，得到1MHZ的输入频率，然后再次分频得到各音符的频率。由于数控分频器输出的波形是脉宽极窄的脉冲波，为了更好的驱动扬声器发声，在到达扬声器之前需要均衡占空比，从而生成各音符对应频率的对称方波输出。这个过程实际上进行了一次二分频，频率变为原来的二分之一即0.5MHZ。因此，分频系数的计算可以按照下面的方法进行。以中音1为例，对应的频率值为523Hz，它的分频系数应该为：至于其他音符，可由上式求出对应的分频系数，这样利用程序可以很轻松地得到相应的乐声。各音名对应的分频系数

14、如图2-2所示：音名频率/Hz分频系数音名频率/Hz分频系数中音1523956高音11047478中音2578865高音21175425中音3659759高音31319379中音4698716高音41397358中音5784668高音51586315中音6880568高音61760284中音7988506高音71976253低音53921276低音64401136表2-2 各音名对应的分频系数音符的持续时间须根据乐曲的速度及每个音符的节拍数来确定。因此，要控制音符的音长，就必须知道乐曲的速度和每个音符所对应的节拍数。如果将全音符的持续时间设为1s的话，那么一拍所应该持续的时间为0.25秒，则只

15、需要提供一个4HZ的时钟频率即可产生四分音符的时长。至于音长的控制，在自动演奏模块，每个乐曲的音符是按地址存放的，播放乐曲时按4HZ的时钟频率依次读取简谱，每个音符持续时间为0.25秒。如果乐谱中某个音符为三拍音长，那又该如何控制呢？其实只要在3个连续地址存放该音符，这时就会发三个0.25秒的音长，即持续了三拍的时间，通过这样一个简单的操作就可以控制音长了。32.2.1分频模块设计方法方法一：使用加法计数器。在计数器值小于分频系数值时，保持分频的时钟信号不变，当计数器加到分频系数值时，令分频时钟信号发生跳变，同时将零设为此时的计数器值，这样分频时钟信号就会再次发生跳变。但是这种占空比不等于50

16、%的信号是无法驱动实验板上的扬声器发声的。方法二：使用减法计数器，计数器的数值由分频系数值向下递减，在减为零时跳变并重新赋值，原理与第一种类似。 方法三：先对时钟脉冲进行分频得到1MHZ的脉冲，然后按照输入的分频系数对1MHZ的再次分频，得到所需的音符频率，最后在音调输出时再进行二分频，将脉冲展开能够直接得到占空比为50%的分频信号，将脉冲展宽，使扬声器有足够发生功率。在思索一番后，最终确定了这一个方案，相比较与以上两种实现方法，这种方法的好处在于能够直接得到占空比为50%的分频信号。2.2.2按键模块设计方法按键模块在这个系统中的作用是每按下实验板上的一个键，该模块要相应的输出一个分频系数，

17、用程序将该分频系数送到分频模块后将会产生一个特定频率的信号，传送到实验板上的扬声器里，并发出不同频率的声音即音符。由于每输入一个信号，就产生一个特定的输出信号，且每种情况均能罗列，再加上情况总数（电子琴音调个数）不是很大，故我们使case语句来实现。2.2.3 顶层模块设计方法 顶层模块的设计就是要设计一个顶层模块将各模块进行例化连接，再组成一个协同发挥功能的的整体。我们注意到，分频模块需要一个分频系数，而键入模块将会产生一个分频系数，因此分频系数在整个系统中将既不输入也不输出，在例化时，我们使用一个信号与之相连，这样它就能在模块间传递。2.3系统设计的主要组成部分本设计采用 VHDL语言编程

18、设计实现，音频发生部分、键输入部分和数码显示部分以外，其余全部在一片FPGA芯片上实现。其系统结构如下图2.3所示：琴键（16个）FPGA芯片音乐控制键MUSIC预存储歌曲扬声器发光二极管音阶显示图2-3音乐电子琴的系统设计框图硬件系统主要由FPGA模块，显示模块，按键模块以及扬声器电路组成。系统结构精简、可靠，而且灵活性高。第3章 硬件设计3.1 Cyclone II芯片简介在Cyclone I器件系列非常成功的基础上，Altera公司的Cyclone II系列扩大了FPGA的密度，最多可以达到68416个逻辑单元，并且还提供了622个可用的输入/输出引脚和1.1M比特的嵌入式寄存器。Cyc

19、lone II器件的制造基于300mm晶圆，采用台积电90nm、低K值电介质工艺，这种工艺技术采用了低绝缘体过程，确保了快速性、有效性和低成本。Cyclone II器件通过使硅片的面积最小化，所以可以在单芯片上支持复杂的数字系统，而且在成本上还可以和ASIC进行竞争。Altera 最新一代低价位的FPGAcyclone II FPGA系列，和同类90nmFPGA器件相比，它提高了百分之六十的性能和降低了一半的功耗。它的低成本和优化特征使Cyclone II 系列为各种各样的汽车、消费、通讯、视频处理、测试以及测量、和其他最终市场提供了理想的解决方案。Cyclone II设备系列拥有以下的特点:

20、4608到68416 LEs 的高密度的结构；嵌入式乘法器；先进的I/O口支持；灵活的时钟管理电路；设备的配置；43.2按键模块及其功能独立式键盘输入电路的VHDL程序设计主要包括：键盘去抖电路、输入信息译码电路和LED显示被按下等电路组成，其中重点为输入信息译码电路的设计。如图所示独立式键盘电路接口信息为独立的译码电路，译码时只对单键输入进行，该系统中用到了16个独立键。如图3-1所示是独立式键盘电路图：图3-1 独立式键盘电路图3.3显示电路模块功能显示模块主要是由1块74LS48译码芯片和1个共阴极七段LED显示器及1个发光二极管组成，由七段LED显示测量的频率值，发光二极管显示高音的音

21、符。74LS48是输出高电平有效的中规模集成BCD七段显示译码驱动器，74LS48的输入端是四位二进制信号(8421BCD码)，a、b、c、d、e、f、g是七段译码器的输出驱动信号，高电平有效。可直接驱动共阴极七段数码管，使能端全部悬空。74LS48简图3-2：图3-2 74LS48简图第4章 软件设计4.1系统的流程本设计采用Altera公司的EDA软件系统EP2C8Q208C8来完成。采用自顶向下的设计方法。图4-1为其软件流程图：4-1 系统的流程图软件设计采用结构化程序设计方法，功能模块各自独立，实际上在设计中将键盘输入和乐曲存储放在了一个自动演奏模块中，软件设计的核心部分是数控分频器

22、，键盘输入和乐曲储存都是提供给它相应的分频比。对输入的基准时钟进行多次分频，最终输出的就是想得到的音阶的频率。4.2 设计模块本系统主要由三个功能模块组成：music.vhd、tone.vhd和speaker.vhd。系统顶层设计原理图如图4-2所示，该系统有4个输入，3个输出端口。其原理图如4-2：图4-2 音乐电子琴的系统框图4.2.1自动演奏模块自动演奏模块的作用是产生8位发声控制输入index，handauto为0或1时可以选择自动演奏或者键盘输入，如果auto为0，则而由存储在此模块中的2位二进制数来作为发声控制输入，由此便可自动演奏乐曲。此模块的VHDL语言中包括两个进程，首先是对

23、基准脉冲进行分频得到4Hz的脉冲，作为第二个进程的时钟信号，它的目的是控制每个音阶之间的停顿时间，此处便是1/4=0.25s，第二个进程是音乐的存储，可根据需要编写不同的乐曲，在这里编写了四首歌曲（“世上只有妈妈好”、“两只老虎”、“小兔子乖乖”、“梁祝”）。自动演奏模块如图4-3所示：图4-3 自动演奏模块4.2.2音阶发生器模块音阶发生器的作用是产生获得音阶的分频预置值。当16位发声控制输入index中的某一位为高电平时，则对应某一音阶的数值将以端口tone输出，作为获得该音阶的分频预置值，该值作为数控分频器的输入，来对0.5MHz的脉冲进行分频，由此得到每个音阶相应的频率，例如输入ind

24、ex=0000000000000010，即对应的按键是2，产生的分频系数便是865由code输出对应该音阶简谱的显示数码；由high输出指示音阶高8度的显示，低电平有效。音阶发生器如图4-4 所示：图4-4 音阶发生器4.2.3数控分频模块数控分频模块的目的是对基准脉冲分频，得到1,2,3,4,5,6,7七个音符对应频率。该模块的VHDL描述中包含了三个进程。首先对12MHz的基准脉冲进行分频得到1MHz的脉冲，然后按照tone1输入的分频系数对1MHz的脉冲再次分频，得到的便是所需要的频率。而第三个进程的作用是在音调输出时再进行二分频，将脉冲展宽，以使扬声器有足够功率发音。数控分频模块如图4

25、-5所示：图4-5 数控分频器第5章 软硬件的系统测试把写好的VHDL程序进行引脚锁定，综合，适配，编程下载，完成之后将FPGA模块、显示模块、按键模块及电源模块连接好，然后通过JTAG下载模式在线将生成的配置文件写入芯片中。通过不断的反复调试，修改，最终完成本项方案设计。通过设置不同的工作模式，测试手动演奏和自动演奏各个功能，都能正常完成，且有较好音质，各模式之间的切换也正确无误。结论 本设计利用硬件描述语言VHDL实现了电子琴的自动演奏和键盘输入发音的简易功能，经过编程，综合，仿真，下载，调试，电路板制作，最终做出成品，测试情况良好，能够准确实现音阶的发音功能，可切换到自动演奏存储好的乐曲

26、，可根据需要更改程序从而实现不同乐曲的存储。在设计过程，由于对音乐知识不够熟悉，所以没有实现电子琴那么完美的音乐。在本系统设计调试过程中，软件和硬件都出现了一些小错误。例如在焊接电路时，由于不够细心，把FPG的插槽错焊成排针。在软硬件结合调试时，自动弹奏音乐出现了噪音现象，经过仔细检查所有程序，发现了问题出现在分频模块的编写上，最终把这问题解决了。参考文献1 潘松 黄继业.EDA技术与VHDLM.北京：清华大学2004,1 (2):347-292 潘松 黄继业. EDA技术实用教程（第三版）M.北京：科学出版社，2006.3 求是科技编著.PLD/FPGA应用开发技术与工程实践M. 北京：人们

27、邮电出版社，2005.4 黄正谨，徐坚，章小丽等.CPLD系统设计技术入门与应用【M】. 北京：电子工业出版社.2002.致谢 本论文的设计是在我的导师曾老师的亲切关怀和悉心指导下完成的。他严肃的科学态度，严谨的治学精神，精益求精的工作作风，深深地感染和激励着我。从课题的选择到课题的最终完成，曾老师都始终给予我细心的指导和不懈的支持。在此谨向曾老师致以诚挚的谢意和崇高的敬意。同时也要感谢我的同学，当我遇到困难时他们总会给予我帮助，正是由于你们的支持，我才能克服一个一个的困难和疑惑，直至本设计的顺利完成。The keyboard design based on FPGA Institute of

28、 Physics and Information EngineeringElectronic Information Science and Technology070303051 LiPingWu Lecturer YongXi ZengAbstract：This paper introduces keyboards on FPGA working principle and design process. Altera company with EP2C8Q208C8N chips for the core device, by using hardware programming lan

29、guage, in Quartus II described VHDL, realized the keyboards on the platform of the manual play and automatic play function. Design main have audio producing module, the keyboard control module and memory modules. Select manual play mode button, press notes key will choose the proper frequency output

30、; Select the auto play mode button, storage containers will be writing good music information in general to choose and removed every corresponding frequency output, the realization of automatic instrument. Audio generator frequency device to achieve by points, can produce 16 frequency, these frequen

31、cies after enlargement drive horn, can sound. Keywords: FPGA; Quartus II; VHDL; Keyboard; Notes 附录：1. 简谱2. 电路图3. 程序存储模块：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY MUSIC ISPORT ( CLK :IN STD_LOGIC; HANDTOAUTO : IN STD_LOGIC; TONEKEY :I

32、N STD_LOGIC_VECTOR(15 DOWNTO 0); SEL : IN STD_LOGIC_VECTOR(1 DOWNTO 0); TONE_KEY_0 : OUT STD_LOGIC_VECTOR(15 DOWNTO 0); END MUSIC;ARCHITECTURE BEHAVIORAL OF MUSIC ISCOMPONENT LAOHUPORT ( CLK :IN STD_LOGIC; AUTO: IN STD_LOGIC; TONE_KEY2:IN STD_LOGIC_VECTOR(15 DOWNTO 0); TONE_KEY_0: OUT STD_LOGIC_VECT

33、OR(15 DOWNTO 0); END COMPONENT;COMPONENT ABCPORT ( CLK :IN STD_LOGIC; AUTO: IN STD_LOGIC; TONE_KEY2:IN STD_LOGIC_VECTOR(15 DOWNTO 0); TONE_KEY_0: OUT STD_LOGIC_VECTOR(15 DOWNTO 0); END COMPONENT;COMPONENT mamaPORT ( CLK :IN STD_LOGIC; AUTO: IN STD_LOGIC; TONE_KEY2:IN STD_LOGIC_VECTOR(15 DOWNTO 0); T

34、ONE_KEY_0: OUT STD_LOGIC_VECTOR(15 DOWNTO 0); END COMPONENT;COMPONENT lianzhuPORT ( CLK :IN STD_LOGIC; AUTO: IN STD_LOGIC; TONE_KEY2:IN STD_LOGIC_VECTOR(15 DOWNTO 0); TONE_KEY_0: OUT STD_LOGIC_VECTOR(15 DOWNTO 0); END COMPONENT;COMPONENT MUX21PORT ( a,b,c,d :IN STD_LOGIC_VECTOR(15 DOWNTO 0);S: IN ST

35、D_LOGIC_VECTOR(1 DOWNTO 0);Y: OUT STD_LOGIC_VECTOR(15 DOWNTO 0) ); END COMPONENT;SIGNAL S1,S2,S3,S4:STD_LOGIC_VECTOR(15 DOWNTO 0);BEGINU0:LAOHU PORT MAP(CLK=CLK, TONE_KEY2= TONEKEY, TONE_KEY_0=S1,AUTO=HANDTOAUTO);U1:ABC PORT MAP(CLK=CLK, TONE_KEY2= TONEKEY, TONE_KEY_0=S2,AUTO=HANDTOAUTO);U2:mama POR

36、T MAP(CLK=CLK, TONE_KEY2= TONEKEY, TONE_KEY_0=S3,AUTO=HANDTOAUTO);U3:lianzhu PORT MAP(CLK=CLK, TONE_KEY2= TONEKEY, TONE_KEY_0=S4,AUTO=HANDTOAUTO);U4:MUX21 PORT MAP(a=S1, b= S2,c=S3,d=S4, S=SEL, Y=TONE_KEY_0);END BEHAVIORAL;按键模块：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;US

37、E IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TONE ISPORT ( INDEX : IN STD_LOGIC_VECTOR(15 DOWNTO 0); -音符输入信号TUNE_SEG : out integer range 0 to 15; -音符显示信号HIGH : OUT STD_LOGIC; -高低音显示信号TONE0 : OUT INTEGER RANGE 0 TO 2047); -音符的分频系数END TONE;ARCHITECTURE BEHAVIORAL OF TONE ISBEGINSEARCH :PROCESS(INDEX) -此进程完成音符

38、到音符的分频系数译码，音符的显示，高低音阶BEGINCASE INDEX ISWHEN 0000000000000000 = TONE0=2047; TUNE_SEG=0;HIGH TONE0=773; TUNE_SEG=1;HIGH TONE0=912; TUNE_SEG=2;HIGH TONE0=1036; TUNE_SEG=3;HIGH TONE0=1116; TUNE_SEG=4;HIGH TONE0=1197; TUNE_SEG=5;HIGH TONE0=1290; TUNE_SEG=6;HIGH TONE0=1372; TUNE_SEG=7;HIGH TONE0=347; TUNE

39、_SEG=5;HIGH TONE0=1410; TUNE_SEG=1;HIGH TONE0=1480; TUNE_SEG=2;HIGH TONE0=1542; TUNE_SEG=3;HIGH TONE0=1582; TUNE_SEG=4;HIGH TONE0=1662; TUNE_SEG=5;HIGH TONE0=1668; TUNE_SEG=6;HIGH TONE0=1710; TUNE_SEG=7;HIGH TONE0=533; TUNE_SEG=6;HIGH TONE0=2047; TUNE_SEG=0;HIGH=0;END CASE;END PROCESS;END BEHAVIORAL

40、;音频模块：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SPEAKER ISPORT ( CLK1 : IN STD_LOGIC; -系统时钟12MHZTONE1 : IN INTEGER RANGE 0 TO 2047; -音符分频系数SPKS : OUT STD_LOGIC); -驱动扬声器的音频信号END SPEAKER;ARCHITECTURE BEHAVIORAL OF SPEAKER ISSIGNAL PREC

41、LK, FULLSPKS:STD_LOGIC;BEGINP1:PROCESS(CLK1) -此进程对系统时钟进行12分频VARIABLE COUNT: INTEGER RANGE 0 TO 15;BEGINPRECLK11 THEN PRECLK=1; COUNT:=0;ELSIF CLK1EVENT AND CLK1=1 THEN COUNT:=COUNT+1;END IF;END PROCESS P1;P2:PROCESS(PRECLK,TONE1) -对0.75MHZ的脉冲再次分频，得到所需要的音符频率VARIABLE COUNT11:INTEGER RANGE 0 TO 2047;BEGINIF PRECLKEVENT AND PRECLK=1 THENIF COUNT11=2047 THEN COUNT11:=TONE1 ; FULLSPKS=1; ELSE COUNT11:=COUNT11+1; FULLSPKS=0; END IF;END IF;END PROCESS P2;P3:PROCESS(FULLSPKS) -此进程对FULLSPKS进行2分频VARIABLE COUNT2: STD_LOGIC:=0;BEGINIF FULLSPKSEVENT AND FULLSPKS=1 THEN COUNT2:=NOT CO