微电子器件工艺.doc
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1、【精品文档】如有侵权,请联系网站删除,仅供学习与交流微电子器件工艺.精品文档.微电子器件工艺 课程设计报告 班 级: 电子09-2 学 号: 0906040206 姓 名: 高春旭 指导教师: 白立春 N阱硅栅结构的CMOS集成电工艺设计一基本要求设计如下电路的工艺流程 (1)设计上图所示电路的生产工艺流程:(2)每一具体步骤需要画出剖面图;(3)每一个步骤都要求说明,例如进行掺杂时,是采用扩散还是离子注入,需要解释原因,又如刻蚀,采用的是干法刻蚀,还是湿法刻蚀,这类问题都须详细说明.(4)在设计时,要考虑隔离,衬底选择等问题.(5)要求不少于5页,字迹工整,画图清楚. 二、设计的具体实现2.
2、1 工艺概述n阱工艺 为了实现与LSI的主流工艺增强型/耗层型(E/D)的完全兼容,n阱CMOS工艺得到了重视和发展。它采用E/D NMOS的相同的p型衬底材料制备NMOS器件,采用离子注入形成的n阱制备PMOS器件,采用沟道离子注入调整两种沟遭器件的阈值电压。 n阱CMOS工艺与p阱CMOS工艺相比有许多明显的优点。首先是与E/D NMOS工艺完全兼容,因此,可以直接利用已经高度发展的NMOS工艺技术;其次是制备在轻掺杂衬底上的NMOS的性能得到了最佳化-保持了高的电子迁移率,低的体效应系数,低的n+结的寄生电容,降低了漏结势垒区的电场强度,从而降低了电子碰撞电离所产生的电流等。这个优点对动
3、态CMOS电路,如时钟CMOS电路,多米诺电路等的性能改进尤其明显。 这是因为在这些动态电路中仅采用很少数目的PMOS器件,大多数器件是NMOS型。另外由于电子迁移率较高,因而n阱的寄生电阻较低;碰撞电离的主要来源电子碰撞电离所产生的衬底电流,在n阱CMOS中通过较低寄生电阻的衬底流走。而在p阱CMOS中通过p阱较高的横向电阻泄放,故产生的寄生衬底电压在n阱CMOS中比p阱要小。在n阱CMOS中寄生的纵向双极型晶体管是PNP型,其发射极电流增益较低,n阱CMOS结构中产生可控硅锁定效应的几率较p阱为低。由于n阱CMOS的结构的工艺步骤较p阱CMOS简化,也有利于提高集成密度例如由于磷在场氧化时
4、,在n阱表面的分凝效应,就可以取消对PMOS的场注入和隔离环。 杂质分凝的概念: 杂质在固体-液体界面上的分凝作用 再结晶层中杂质的含量决定于固溶度 制造合金结(突变结); 杂质在固体-固体界面上也存在分凝作用 例如,对Si/SiO2界面:硼的分凝系数约为3/10,磷的分凝系数约为10/1;这就是说,掺硼的Si经过热氧化以后, Si表面的硼浓度将减小,而掺磷的Si经过热氧化以后, Si表面的磷浓度将增高)。n阱CMOS基本结构中含有许多性能良好的功能器件,对于实现系统集成及接口电路也非常有利。图A (a)和(b)是p阱和n阱CMOS结构的示意图。 N阱硅栅CMOS IC的剖面图N离子注入2.2
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