基于FPGA的Flash控制器和JTAG接口模块的设计.docx

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1、基于FPGA的Flash控制器和JTAG接口模块的设计针对需要切换多个FPGA配置码流的场合，Xilinx公司提出了一种名为SystemACE的解决方案，它利用CFCompactFlash存储卡来替换配置用PROM，用专门的ACE控制芯片完成CF卡的读写，上位机软件生成专用的ACE文件并下载到CF存储卡中，上电后通过ACE控制芯片实现不同配置码流间的切换。SystemACE的解决方案需要购置CF存储卡和专用的ACE控制芯片，增加了系统搭建本钱和消耗了更多空间，而且该方案只能实现最多8个配置文件的切换，在面对更多个配置文件时，这种方案也无能为力。但假设要开发SystemACE的替换方案，那么需要

2、选择更适宜的可反复编程存储器，并且需要选用适宜的传输协议接口来下载配置码流。通过串口或者并口来下载配置码流速度太慢，不能知足应用中快速下载的需要；通过USB接口来下载配置码流那么需要专门的控制芯片，增加了系统设计的本钱。本文选用大容量NORFlash存储器来存储配置码流，并利用JTAG接口完成配置码流下载的FPGA多配置解决方案。与SystemACE方案相比，该方案不仅能快速完成多个配置码流的下载，还具有更高的配置速度和更低的实现本钱。1JTAG接口模块的设计为了将配置码流写入Flash存储器，上位机软件通过JTAG下载线与JTAG接口模块连接。JTAG接口模块接收上位机软件发送的JTAG信号

3、，从中提取出JTAG指令及对应的数据，并产生针对Flash存储器的擦除和烧写信号。由IEEE1149.1-2001标准以及NORFlash存储器先擦除后写入的特性，设计上位机软件的详细执行流程如图1所示。同时为了完成Flash存储器的擦除和烧写，本文在软件设计中规定了一系列的自定义JTAG指令，如图1中括号内所示。本文规定一帧数据大小为4096比特。图1上位机软件烧写Flash存储器流程JTAG接口模块通过外部引脚接收到JTAG信号后，为了完成JTAG指令及数据的提取，JTAG接口模块中必须包含一个TAPTestAccessPort控制器，TAP控制器是一个16状态的状态机，在TCK的上升沿通

4、过TMS的变化可以控制状态的转移。在特定的状态即可将JTAG指令及数据分别存入指令存放器IRInstrucTIonRegister和数据存放器DRDataRegister中。JTAG接口模块在接收到上位机软件发送的指令后，相应的解释如表1所列。表1JTAG指令解释2Flash控制器和FPGA器件配置模块设计2.1Flash控制器设计烧写Flash存储器和利用Flash存储器配置FPGA器件时，都需要对Flash存储器进展操纵，因此需要设计一个控制器模块来专门产生Flash存储器的控制指令。Flash控制器要实现的功能是：响应输入的擦除、写、读命令，并根据命令产生相应的时序来实现对Flash的操

5、纵。为了在一片Flash存储器中存放多个配置文件，可以将Flash按照配置文件的大小分为多个区间。这样，对于一个详细的配置文件，输入指令的作用范围应该在配置文件存放的区间内。因此，擦除某个配置文件时要选用块擦除方式，而不是整片擦除方式。为了及时的将一帧配置码流写入Flash存储器中，要求Flash存储器的编程时间应该小于FPGM指令执行后的等待时间。根据Flash存储器数据手册上的参考数据计算后发现，使用普通的编程方式来烧写一帧配置码流时间大于等待时间，而使用写缓冲的编程方式来烧写一帧配置码流的时间要小于等待时间，因此必须选用写缓冲的编程方式来烧写Flash存储器。JTAG接口与Flash控制

6、器间的命令和数据翻译由反向兼容JTAG控制器中的烧写控制模块完成。它会接收JTAG接口发送的擦除或者写命令，经过转化后产生相应的Flash控制器必须的命令、地址和数据。由于一次写缓冲编程写入Flash存储器的数据小于一帧配置码流的大小，因此接收到写命令后，烧写控制模块会配合写命令和对应的操纵地址，将缓冲区中一帧配置码流分屡次送往Flash控制器。2.2FPGA器件配置模块设计Virtex系列FPGA器件的配置形式共有4种：串行主形式、串行从形式、并行从形式和边界扫描形式，其中主形式使用内部振荡器提供时钟，从形式和边界扫描形式使用器件外部提供的时钟。在FPGA器件上电初始化后，配置模块向FPGA

7、发送配置码流和配置时钟来配置FPGA器件。由于配置速度越快FPGA器件工作前的等待时间就越短，所以本方案选择速度最快的并行从形式6。图2是并行从形式的时序图，数据DATA7:0必须知足建立时间Tsu和保持时间Th的约束。FPGA器件配置模块配置FPGA器件的步骤如下：1,FPGA器件配置模块检测到INIT引脚信号变高，讲明FPGA器件的上电后自动初始化已完成，配置模块向Flash控制器发送读命令；2,配置模块收到Flash控制器返回的配置码流后，在每个时钟上升沿向FPGA器件发送一个8位配置码流；3,配置模块检测到DONE引脚信号变高，讲明FPGA器件已配置完成，配置经过完毕。图2并行从形式时

8、序图4,由于从向Flash控制器发送读命令到Flash控制器返回配置码流的时间大于一个周期，且返回数据的位宽大于并行从形式的数据位宽，因此必须先对配置码流进展位宽转换。同时，为了保证CCLK的每个始终上升沿都有一个8位配置码流发送出去，还必须对CCLK进展适宜的分频。3方案的设计实现本方案的所有控制逻辑设计用一片XilinxSpartanII系列XC2S200型FPGA器件实现。采用Spansion公司的NORFlash存储器来存放配置文件，其型号为S29GL512N，容量为512Mb。系统总体框图如图3所示。上位机软件包括Flash烧写工具和串口工具。烧写配置文件时，Flash烧写工具通过J

9、TAG下载线向控制FPGA传输JTAG指令及配置码流，同时串口工具通过串口向控制FPGA发送配置文件地址，完成配置文件存放区间的切换；配置FPGA时，串口工具通过串口向控制FPGA发送配置文件地址及重配置信号，完成配置文件的切换。假设实际应用中配置文件太多，还可组成Flash存储器阵列来增加存储深度。图3系统总体框图3.1设计的FPGA实现控制FPGA实现的逻辑控制功能包括与上位机软件iMPACT和串口工具通讯、烧写Flash以及配置FPGA器件。基于模块化的设计思想将详细功能分解成多个模块，如图3所示，数据与地址通道上的下标为其通道宽度。各模块作用如下：1,RS232接口模块接收来自串口工具

10、的配置文件地址及重配置信号，配置文件地址译码后得到对Flash存储器进展各种操纵时的起始地址，重配置信号那么用来触发FPGA配置文件的切换。2,JTAG模块包括JTAG接口模块、数据缓存模块及烧写控制模块。JTAG接口接收JTAG下载线上的JTAG指令和数据后，假设为FERASE或者FPGM指令那么向烧写控制模块发送擦除或者烧写信号，假设为FDATA0指令那么接收TDI上的串行数据并存入数据缓存模块中。数据缓存模块利用片内BRAM来实现，可存放一帧配置码流。烧写控制模块接收到擦除信号后，产生擦除命令和操纵地址并发往状态选择模块；接收到烧写信号后，从数据缓存模块读取配置码流，产生的写命令、操纵地

11、址发往状态选择模块，操纵数据那么直接发往Flash控制器。3,FPGA配置模块接收到来自RS232接口模块的起始地址和重配置信号后，先向待配FPGA器件发送初始化信号，等待初始化完成后向状态选择模块连续发送读命令和操纵地址，并利用从Flash控制器返回的配置码流来配置FPGA器件。4,状态选择模块根据外部的烧写/配置信号选择Flash控制器的输入，进而决定控制FPGA目前处于烧写Flash存储器状态还是配置FPGA器件状态。假设为“0，那么输入烧写控制模块产生的命令和地址，控制FPGA处于烧写Flash存储器状态；假设为“1，那么输入配置控制模块产生的命令和地址，控制FPGA处于配置FPGA器

12、件状态。Flash控制器响应这些输入的命令、操纵地址和数据，产生与命令相对应的Flash存储器控制时序，并返回Flash存储器的数据输出。3.2性能实际测试本方案处于编程形式时，系统可以通过JTAG接口和串口与上位机软件进展正常的通讯，在加载适宜的配置文件后，可以完成Flash存储器的擦除和烧写操纵，实测烧写速度为160Kb。需要烧写多个配置文件时，通过串口工具发送配置文件地址，即可对不同的Flash空间进展操纵。处于配置形式时，以Virtex系列中XCV1000型FPGA为配置对象，其配置文件大小约为5.84Mb，实测一次配置时间为60ms，计算得知配置速度约为97Mb/s，远大于SystemACE解决方案的30Mb/s。如需切换不同的配置文件，从串口工具发送配置文件地址及重配置信号，即可实现多个配置文件的实时切换。结语本文分析了各种传输协议接口以及SystemACE多配置解决方案的优缺点，根据实际应用需求，提出了一种基于大容量NORFlash并利用JTAG接口完成配置码流下载的FPGA多配置系统解决方案。本系统采用Flash存储器替换配置用PROM或者CF卡，节省了硬件本钱和空间，且理论上可以支持不限数目的配置文件切换，对FPGA的配置速度也到达了SystemACE方案的3倍以上。0