基于FPGA的计算机防视频信息泄漏系统设计.docx

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1、基于FPGA的计算机防视频信息泄漏系统设计yangliu导语：计算机视频通路中，信息的传送主要为并行传送和串行传送两种方式假设显示终端为数字微镜DMDDigitalMicromirrorDevice显示器。该显示器将计算机每个像素点的图像信号经过数字光处理DLPDigitalLightProcessing后，存入SDRAM双向缓存器，当一帧图像接收完毕时，内部数据处理电路同时激发各像素点对应的微镜运动，完成一帧图像的显示。DMD显示器峰值数字驱动电压不超过33.5V，电磁辐射很低，且各微镜片同时驱动，形成互相干扰的向外辐射信号，解码难度极大，进而使其成为无信息泄漏的显示器。此时，视频电缆的辐射

2、在整个视频通路的辐射中就占主导地位。假如在视频信号经过视频电缆传输到显示器之前就对其进展处理，那么可以有效地降低电磁辐射和信息泄漏。b1视频信息泄漏机理及解决方案1.1视频信息传输经过中泄漏机理/b在计算机视频通路中，信息的传送主要为并行传送和串行传送两种方式。目前常见的视频信息都为串行传输，在串行传输的信号波长与其视频电缆物理长度可比的情况下，视频电缆起着天线作用，轻易产生高强度的有用信息的电磁泄漏，这样就可以较为轻易地对串行信号实现时分接收、频分接收和方位接收。所以串行视频信息很轻易被窃取及复现。在并行传输方式下，由于数据线间隔很小且发射信号频率一样或者相似，所以截获难度要大得多。但将R、

3、G、B三路串行模拟视频信号分别转化为数字信号后，假设不经处理就直接进展传输，此时同时传输的还是一个像素的不同位信息，因此，从像素角度来考虑，仍为串行传输。假设传输的图像仅有黑白两种颜色，那么此时并行传输电缆上某一时刻的数据为全“1或者全“0，即并行电缆中各信号线具有一样的波形，也就不需对各信号线分别接收，此时视频电缆类似于串行传输方式，有效信息就很轻易被窃取。1.2基于像素的并行传输方式为了有效地减少视频信号被截获的可能性，在视频信号送至视频电缆中传输之前就对其进展一定的格式转换，使得在并行电缆上能同时传输多个像素，实现真正意义上的并行，即基于像素的并行传输。在这种并行传输方式下，即使接收方能

4、接收到辐射信息，由于无法分辨各像素的顺序，也就不能复现信息。本文设计的防信息泄漏系统就是通过对视频信号的格式转换处理，实现多个像素的同时传输。图1为视频信息格式转换原理示意图，输入数据为串行模拟视频信号经过A/D转换后得到的数字视频信号，系统接收信息时，其顺序是按单个像素依次接收的，此时数据为“像素包格式。通过格式转换模块处理之后，这些以“像素包格式接收到的视频信号数据被转换成为按照“位平面格式排列的输出数据。此时并行电缆上传输的就是多个像素的数据。“位平面格式的视频数据传输至显示端后再通过格式转换模块复原为“像素包格式。顺序接收到的“像素包格式的数据可以用以下的集合方式予以描绘：假设系统接收

5、到n个像素，那么用D表示接收到的这一组视频信号，S表示D中各元素间的先后顺序关系，信号色彩数为23m种，即R、G、B三种颜色分别具有2m级灰度，那么：同样，转换为“位平面格式后的输出数据亦可以用同样的集合方式进展描绘：E表示格式转换后的一帧图像的数据，F表示E中各元素间的先后顺序关系，那么：将视频信息由集合D所表述的形式转换成由集合E所表述的形式，就是传输数据格式转换所要完成的工作，即要求首先输出所有像素的第一位二进制数据，然后输出所有像素的第二位二进制数据，直到最后输出每个像素的最后一位二进制数据。因此，“位平面数据是n个像素点的三种颜色的、具有一样“权值的数据的集合。b2系统硬件设计2.1

6、总体方案设计/b根据上面提出的像素并行传输的原理，设计基于FPGA的防视频信息泄漏系统。图2为该系统硬件设计框图，整个系统由收集端适配卡和显示端适配卡组成。高速视频专用AD转换器采用AD公司的高性能AD9883A，主要特点是：1高达300MHz的带宽和140MSPS的转换率。2三路独立的01.0V的输入信号范围，非常合适采样视频信号。3提供I2C总线接口等，以适应多种应用。系统工作原理是：将来自显卡的视频信号输入至收集端适配卡，收集端适配卡上的AD转换器将R、G、B三路模拟视频信号分别转换成三路并行8位数字信号，同时也对行、场同步进展相位修复和幅度补偿，使之变为标准的行、场同步信号，然后将该信

7、号送至FPGA中，同时在状态机的控制下将以像素为单位的视频信息转换为“位平面格式。信号处理完后通过并行传输电缆传输至显示端适配卡，而显示端适配卡那么负责将“位平面信息复原为像素格式，并通过DA转换器将三路共24bit数字视频信号复原成模拟信号送给显示设备进展显示。b2.2电磁兼容设计2.2.1信号完好性设计/b系统中数字视频信号对传输时延要求较高，在布线时，其走线的途径要大体一致并且尽量短，以实现对传输时延的要求；公道安排去耦电容的摆放位置，尽可能接近所要进展去耦的电源；AD9883A芯片和ADV7125芯片四周电路的布线要尽可能短，四周的元器件要尽可能安排紧凑，以减小电流环路面积，进而减小静

8、电干扰；放置过孔时，留意不要过密，以免损坏镜像层；适配卡所用的电阻、电容、电感和IC芯片均为外表帖装元件，有利于抑制电磁干扰。2.2.2电源完好性设计系统所用的AD转换器芯片、DA转换器芯片对电源有严格的要求，除了要有模拟电源和数字电源之分外，AD9883A还要有PLL电路的专门电源，而FPGA电源要有内核电源和数字输出引脚的电源。因此，整个系统的电源设计是一个很大问题。这里用两片LT1764作为FPGA的两种电源，用两片TPS76333作为AD9883A的两种电源，一片TPS76333作为ADV7125的电源。两块适配卡均采用四层板构造，顶层和底层作为信号的走线层，中间层分别是地层和电源层，

9、以确保系统在高速运行时有良好的电源环境。3系统逻辑实现及仿真FPGA芯片采用Altera公司Cyclone系列芯片EP1C6Q240C8。Cyclone系列芯片是基于1.5V，0.13m工艺，具有时钟锁相环PLL和专用DDR接口，支持多种IO标准的芯片。其内部嵌入了很多专用硬核模块，被广泛地用于可编程片上系统SOPC中。本系统对高速图像信号进展处理，工作时钟近100MHz。为了获得更好的布线效果和系统性能，时钟信号必须经过锁相环到达全局时钟布线网络。本设计利用Altera公司的MagaWizard设置CyclonePLL参数生成IPcore，解决了信号时延的问题，同时也知足了读取视频信号时所需

10、的建立、保持时间要求。图3为使用FPGA内部PLL对输入的点频时钟PXCLK_AD进展相移后的波形，图中，pxclk与点频同频，经相位修复及幅度补偿后用作系统基准时钟，delayclk为点频三分频，用作延时时钟。3.1视频信息格式转换模块在收集端适配卡中，视频信息由“像素包格式转换为“位平面格式，可由一个nm矩阵转换电路完成，其输入数据总线宽度为m位，输出数据总线宽度为n位。系统工作时，每次要连续进展n次输入，即读入n个像素的数据，再连续进展m次输出，即把这些数据写到m个位平面所对应的各自的存储位置。格式转换电路原理如图4所示，采用一个nm的D触发器阵列，再加上相应的输入和输出锁存电路及状态机

11、控制电路，即可实现nxm数据格式转换。当第i个像素输入时，输入数据状态机触发第i行D触发器，第i个像素的第j位灰度信息就被存储在第i行的第m-1-j个D触发器中i=1，2，n，j=0，1，m-1，n个像素全部输入完毕后，nm位二进制信息就全部存储在nm个D触发器中。此时，第i行D触发器中存储的是第i个像素的m位灰度信息，即“像素包格式信息，第j列D触发器中存储的是n个像素的第m-1-j位灰度信息，即“位平面格式信息。输出数据状态机按一定顺序输出某一列D触发器中数据，即可实现“位平面数据的输出。视频信息由“位平面格式转换为“像素包格式原理与上述矩阵电路相似，限于篇幅在此不再介绍。在分辨率为102

12、4768、刷新率为75Hz的情况下，点频为78.75MHz，由于数据传输的速度与传输位数成反比，假设n3.2同步信号延时模块同步信号是一定频率的脉冲串，与视频信号存在严格的同步关系，其频率与显卡设定的显示分辨率和屏幕刷新率有关。在进展视频信息格式转换经过中，视频信息共延时了约九个点频周期。为了使视频信息进入显示设备时与行、场同步信号间的互相时序关系仍可以保持完好，行、场同步信号均需通过延时模块进展处理。图5为收集端适配卡中行同步信号延时电路图。本系统由两块适配卡组成，两块适配卡中行、场信号延时电路相似。3.3系统顶层模块整个防视频信息泄漏系统设计完成后，其顶层模块如图6和图7所示。图中，SCI

13、、SDA用来初始化AD9883A芯片，DATA_RDY为自定义的视频信息转换完毕信号。两块适配卡中都有格式转换电路，视频信息经过了两次格式转换后，最终复原为初始的“像素包格式数据。取输入点频PXCLK_AD为78.75MHz，运用QuartusII进展综合及时序仿真后，两个顶层模块综合仿真的结果如下图，图中，三组数据依次为“像素包格式、“位平面格式、“像素包格式。从图中可以看出视频信息经过两次转换后被复原成原始数据，行、场信号也相应有了一定的延时，且与视频信息保持了良好的同步性，这讲明基于像素的并行传输方式是可行的。在采用DMD显示器作为终端显示设备的前提下，以现场可编程门阵列FPGA为根底、以基于像素的并行传输方式为核心的计算机防视频信息泄漏系统能实现多个像素的同时传输，接收方极难从接收到的辐射信息中分辨出各像素的显示顺序，也就不能复现信息，进而有效地防止了视频信息被截获，增强了信息平安性。0