基于FPGA的数字下变频器的设计与实现.docx

《基于FPGA的数字下变频器的设计与实现.docx》由会员分享，可在线阅读，更多相关《基于FPGA的数字下变频器的设计与实现.docx（8页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、基于FPGA的数字下变频器的设计与实现网络转载导语：设计和实现了基于FPGA的可编程数字下变频器DDC，用于宽带数字中频软件无线电接收机中，主要完成了数字下变频、数据抽取等功能。设计和实现了基于FPGA的可编程数字下DDC，用于宽带数字中频软件无线电接收机中，主要完成了数字下变频、数据抽取等功能。采用自顶向下的模块化设计方法，将整个下变频器划分为根本单元，实现这些功能模块并组成模块库。在详细应用时，优化配置各个模块来知足详细无线通讯系统性能的要求。数字下变频技术在挪动通讯、数字播送、电视等领域具有重要应用价值。在接收机中，信号经混频后，输出到低通滤波器，滤除倍频分量和带外信号。但随着采样速率的

2、进步，一个重要问题就是采样后的数据流速率很高，导致后续的信号处理速度跟不上，十分是对有些同步解调算法，其计算量宏大1。数据吞吐率过高很难知足实时性要求，因此有必要对A/D转换后的数据流进展降速处理。数字下变频的根本功能是从输入的宽带高速数据流信号中提取所需的窄带信号，将其下变频为数字基带信号，并转换成较低的数据流2。高速ADC的输出信号送入至数字下内，然后与数字本振正交混频，再经带通滤波器，滤除其他干扰信号，然后再进展信号的解调、解码处理。假如直接对混频后的数据进展带通滤波所消耗的运算量就十分大，例如信号的数字化采样率为30.72MHz，滤波器为33阶FIR滤波器，那么滤波操纵需要1013M次

3、乘法和980M次加法，常规DSP难以承受。所以必须对混频后的信号进展降速处理，这就是下变频器主要完成的工作，如图1所示。1原理实现1.1系统原理实现数字下变频器输出信号的后续处理，主要是完成信号解调、解码、抗干扰、自适应平衡以及信号参数估计等工作3。由于正交分解后的I/Q两路基带信号对上述后续处理通常带来很大的方便和良好的性能，因此本设计采用了正交两路处理的典型构造。图2是本设计的构造框图。主要包括：数控振荡器、混频器、改良的级联积分梳状MCIC滤波器、半带HB滤波器、抽取器、可编程FIR滤波器、控制模块。模拟中频信号由前端的模数转换器采样而得到数字中频信号，数字信号先与数控本振产生的两路正交

4、本振信号进展混频，将数字中频搬移到基带。由于ADC在中频进展采样，采样速率有可能很高，而混频后得到的数据率和采样速率是一致的。假如直接利用FIR滤波器来实现的话，根本无法到达这个处理速率。因此混频后的信号先通过CIC滤波器和HB滤波器，然后进展抽取，降低数据率，再由FIR滤波器进展滤波。由于CIC滤波器的系数都为1，因此实现非常简单，只有加减运算，硬件实现时可到达较高的处理速率，合适作抽取系统中的第一级并进展较大倍数抽取的工作。但CIC滤波器阻带衰减的特性不是很好，通常需要采用五级CIC滤波器级联的方式加大阻带衰减，抽取因子为216。由于CIC滤波器的带内平坦度不是很好，因此在其后端加了一个补

5、偿器，把它们合称为改良的CICMCIC滤波器。HB滤波器由于其系数几乎一半为零，滤波时运算量减少一半，因此被作为第二级低通滤波器。HB滤波器处理后的信号的抽取因子固定为2，十分合适采样率降低一半的要求。通过MCIC滤波器和HB滤波器滤波抽取后，基带信号由最初的高数据率被降到较低的速率，适于后级FIR滤波器处理。1.2数控振荡器实现原理数控振荡器是本地频振荡信号的发活力构。其功能主要是产生一个振荡频率为中频的理想正弦和余弦序列4。它是决定系统性能的最主要的因素之一。本文的数控振荡器采用直接数字频率合成技术来实现。直接数字频率合成技术DDSDirectDigitalFrequencySynthes

6、is是从相位概念出发直接合成所需波形的一种新的频率合成技术。近年来，技术和器件程度不断开展，这使DDS技术也得到了飞速的开展，完成了频率合成技术的一次飞跃，是目前运用最广泛的频率合成技术。DDS的根本组成构造如图3所示。1.5可编程FIR整形滤波器实现原理在数字下变频器的多级高效数字滤波器模块中，最后一级一般要使用可编程的FIR滤波器对整个信道进展滤波。信号经过前级的MCIC滤波器、半带滤波器抽取滤波后，输入到FIR滤波器的采样速率相对来讲已经较低了，所以在能实时处理的前提下，可以适当进步滤波器的阶数。更高阶的FIR滤波器，能使滤波器的通带波动、过渡带宽、阻带衰减等指标可以设计得较好7。该FI

7、R滤波器的设计目的是尽可能地让期望信号通过，同时尽可能地抑制无用信号。对滤波器幅频特性而言，就是通带波动尽可能小、通带宽度尽可能与有用信号带宽尽可能一样、过渡带尽可能窄、阻带衰减尽可能大。本文所设计的可编程FIR滤波器是直接调用IP核来实现的，阶数为64阶，仍然采用串并结合的构造来实现。2系统的验证本设计所选择的FPGA芯片为XILINX公司的VirtexII3000。芯片资源利用情况如表1所示。选取输入信号为x=cos2fc+f1t+0.0032cos2fc+f0t，其中f1=0.3MHz，f0=0.2MHz，fc=30MHz，选取的采样频率为fs=80MHz，抽取系数CW1=4，CW2=4，CW3=1，即第一级CIC滤波器进展5倍抽取，第二级CIC滤波器进展5倍抽取，整个系统对其进展100倍抽取时，双路输出复信号的幅度频谱如图6所示。由频谱图可以看出数字下变频器的动态范围大于50dB。本文主要研究的内容是基于FPGA的数字下变频器的设计。首先根据客观要求和可用资源总数论证了数字下变频器整体的设计方案，然后根据设计方案将整个设计模块化，采用自顶向下的模块化设计的思想，完成各个模块的设计。通过配置各抽取引脚，可以实现81024倍的抽取。最后以正弦信号为测试信号，测得系统的最大动态范围大于50dB。0