数字系统设计I_.docx

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1、数字系统设计I_（数字系统设计I）补充作业第1章逻辑函数题1.1 (1)(172)10=(?)2(2)(0.8123)10=(?)2(3)(10101101.0101)2=(?)10(4)(3625)10=(?)8=(?)16(5)(0.172)8=(?)16=(?)2(6)(4CA)16=(?)2=(?)10题1.2完成下列数制和代码之间的转换(1)(468.32)10=(?)8421BCD=(?)余3码(2)(10010011.1001)8421BCD=(?)2题1.3求下列函数的对偶式和反函数式(1)DCBADCABZ+=)(1(2)CBADDCBAZ+=2题1.4试证实下列“异或等式成

2、立(1)CBACBACBA=(2)BAABBA=)()(题1.5用代数法将下列函数化简成为最简表达式(1)BABABABA+(2)()(EDEDCCBBCBA+(3)EFBEFBABDCAABDAAD+(4)DBDCACBDBADBA+)()(5)FEDCBAEDCBADEBACEBAEDABEBA+ (6)A+)(7)DEDAACDECBD+)(8)()()()(DCBCBDBABADCBA+题1.6 (1)ABBABABAY+=),(2)CBACBACBAY+=),(3)CABCBCDABCDADADCBAY+=)()(),(4)DACDADCADBDCDBADCBAY+=)(),(5)1

3、5,14,11,10,8,7,6,5,2,0(),(mDCBAY=(6)(1,3,4,6,7,9,11,12,14,15)YM=(7)CBCBCACADCBAY+=),(8)AABDABCDCBAY+=),(9)14,11,10,9,8,6,4,3,2,1,0(),(mDCBAY=(10)DBDCACBDBADBADCBAY+=)()(),(题1.7用卡诺图法将下列具有约束条件的逻辑函数化简成为最简“与-或 (1)15,14,13,12,11,10()9,7,6,5,1(),(dmDCBAZ+=(2)11,4()6,5,2,1,0(),(dmDCBAZ+=(3)14,11,10,8,3()12

4、,6,5,4,2,1,0(),(dmDCBAZ+=(4),),(DCBADBCADCBDCBAZ+=约束条件为0CD=题1.8已知逻辑函数X和Y：DCBDCADCCABDCBAX+=),()()(),(DCADCBDCBADCBAY+=用卡诺图法求函数XYZ=的最简“与-或题1.9已知逻辑函数DBDCBAY+=),(的简化表达式为DBDBDCBAZ+=),(，试问它至少有哪些无关项？题1.10 (1)用最少量的“与非门实现)(CBACBAY+=(2)用最少量的“或非门实现函数CBCBAY+=，(3)用最少量的“与-或-非门实现函数DADCCBBAY+=第2章集成逻辑门题2.1指出图题2.1所示

5、电路的输出逻辑电平是高电平、低电平还是高阻态。已知图(a)中的门电路都是74系列的TTL门电路，图(b)中的门电路为CC4000系列的CMOS图题2.1题2.2试画出图题2.2三态门和TG门的输出电压波形。其中A、B电压波形如图题2.2图题2.2题2.3图题2.3所示电路为CMOS门电路，试分析各电路输出逻辑功能，并写出各电路的输出逻辑函数式。设二极管正向导电时的压降为0.7V图题2.3题2.4试用四个CMOS传输门(TG门)和一个反相器(“非门)题2.5甲、乙两位同学，用一个“与非门(已知“与非门的IOLmax=16mA,IOHmax=0.4mA)驱动发光二极管(设二极管发光时工作电流为10

6、mA)，甲接线如图题2.5(a)，乙接线如图题2.5(b)。试问谁的接线正确?图题2.5题2.6分析下列图所示的电路，哪些能正常工作，写出输出信号的的表达式或值？哪些不能，讲明为什么？其中A、B为TTL逻辑门，C为CMOS逻辑门。题2.7在图2.7中，三态门、非门均为TTL，S为开关，电压表内阻为200K，求下列情况下，电压表读数Y1=？a)A=0.3V,C=0.3V,S断开b)A=0.3V,C=0.3V,S接通c)A=3.6V,C=0.3V,S接通d)A=3.6V,C=0.3V,S断开e)A=3.6V,C=3.6V,S接通图题2.7f)A=0.3V,C=3.6V,S断开第3章组合逻辑电路题3

7、.1分析图3.1所示的逻辑电路，其中74151为8选1数据选择器。写出输出函数Y的逻辑表达式并化简。图题3.1题3.2图3.2中为74LS48组成的6位数码显示系统，根据图中所示的输入，讲出显示器中显示的内容图中未接的管脚均为悬空。图题3.2题3.3试用74LS138型3/8译码器设计一个地址译码器，地址译码器的地址范围为00-3F。(可适当加其它逻辑门电路)题3.4用一个3线/8线译码器74138和尽量少的门电路实现：题3.5设X和Y分别为二位二进制数，试用最少量的半加器和与门实现Z=XY题3.6试设计一个一位二进制数的全减器，设A为被减数，B为减数，J0为低位来的借位信号，D为差数以及J1

8、为向高位的借位信号，请用一个全加器和尽量少的门电路实现该全减器题3.7试用一片八选一数据选择器74LS151实现逻辑函数。(1)ACDDABCCDBADCBAZ+=),( (2)CBACBACBACBAZ+=),(3)(,)()ZABCABC=题3.8用一个8选1数据选择器74151和非门设计下列逻辑函数。注意：只能用74151和非门，不允许用其它器件题3.9用加法器和适量门电路实现Y=3X+1，其中X为三位二进制数。要求：1、电路尽量简单，加法器个数不限。2、写出设计经过。题3.10设A、B为四位二进制数，试用1片四位二进制加法器74283实现函数Y4AB。题3.11用一个四位加法器74LS

9、238和少量门电路设计代码转换电路，输入为2421BCD码，输出为8421BCD码。题3.12P(P2P1P0、QQ2Q1Q0为二个三位无符号二进制数，试用一个3线-8线译码器74138和一个8选1数据选择器74151和尽可能少的门电路设计如下组合电路：当P=Q时，电路输出Y=1；否则，Y=0。题3.13自选组合模块电路和门电路实现下面组合逻辑电路。电路的输入为两个4位二进制数AA3A2A1A0、BB3B2B1B0和一个控制信号M；电路的输出为4位二进制数YY3Y2Y1Y0。当M=1时，Y=MAXA,B;而当M=0时，则Y=MINA,B。另外，若A=B时，可输出A和B中任何一个。第4章集成触发

10、器题4.1电路如图题4.1所示。能实现nnQQ=+1的电路是哪一种电路。图题4.1题4.2根据图题2.4.5所示电路及A、B、C波形，画出Q的波形。(设触发触器初态为0)。图题4.2题4.3由JK触发器组成的电路及其CP、J端输入波形如图题4.3所示，试画出Q端的波形(设初态为0)。图题4.3题4.4由维阻D触发器和边沿JK触发器组成的电路如图题4.4(a)所示，各输入端波形如图(b)。当各触发器的初态为0时，试画出Q1和Q2端的波形，并讲明此电路的功能。图题4.4题4.5图题4.5所示电路为由CMOSD触发器构成的三分之二分频电路(即在A端每输入三个脉冲，在Z端就输出二个脉冲)，试画出电路在

11、CP作用下，Q1、Q2、Z各点波形。设初态Q1=Q2=0图题4.5题4.6试用一个CMOSD触发器，一个“与门及二个“或非门构成一个JK触发器。题4.7由负边沿JK触发器组成的电路及CP、A的波形如图题4.7所示，试画出QA和QB的波形。设QA和QB的初始状态为0。图题4.7R和D的波形如图题4.8所示，试题4.8由维阻D触发器和负边沿JK触发器构成的电路及CP、D画出Q1和Q2图题4.8题4.9推导图4.9所示RS触发器的特征方程。图题4.9第5章时序逻辑电路题5.1图题5.1是一个实现串行加法的电路图，被加数11011及加数10111已分别存入二个五位被加数和加数移位寄存器中。试分析并画出

12、在六个时钟脉冲作用下全加器输出Si端、进位触发器Q端以及和数移位寄存器中左边第一位寄存单元的输出波形。图题5.1题5.2TTL电路组成的同步时序电路如图题5.21Q1、Q2、Q3波形，并讲明虚线框内电路的逻辑功能。2Z输出和各触发器的置零端CR连接在一起，试讲明当X1X2X3为110时，整个电路的逻辑功能是什么？图题5.2题5.3电路如图题5.3所示。1.令触发器的初始状态为Q3Q2Q1=001，请指出计数器的模，并画出状态转换图和电路工作的时序图。2.若在使用经过中FF2损坏，欲想用一个负边沿D触发器代替，问电路应作怎样修改，才能实现原电路的功能。画出修改后的电路图。(可只画修改部分的电路)

13、图题5.3题5.4试用一片74161及尽量少的门电路设计成一个能自动完成八进制加/减循环计数的计数器。即能从000加到111，再从111减到000循环。题5.5分析图题5.5所示的时序电路，其中74283为四位加法器、74175为4D寄存器、14585为四位比拟器，Y为输出。画出状态转换图并讲明电路功能。此页面能否是列表页或首页？未找到适宜正文内容。此页面能否是列表页或首页？未找到适宜正文内容。74168的功能表：题5.8以一个计数器74161为核心器件和少量门电路，设计一个带同步清0功能的5421BCD码计数器：电路有清0输入控制端R，当R=0时，同步清0；当R=1时，按5421BCD码规则

14、同步计数，注意不能有过渡态。5421BCD码编码规则：09分别为：0000、0001、0010、0011、0100、1000、1001、1010、1011、1100。请写出设计经过。题5.9某控制器电路的状态转换图如图题5.9所示，要求用一个计数器74161和必要的门电路、组合模块电路设计该控制器。此页面能否是列表页或首页？未找到适宜正文内容。题5.12图题5.12为某时序的状态转换图，其中m为输入信号，y为输出信号号，试用D触发器设计此同步时序电路，要求：(1)写出次态卡诺图、鼓励方程、输出方程；(2)逻辑电路图。图题5.12题5.13以一个计数器74161为核心器件，设计一个可控的计数器。

15、计数器有一个输入端m，当m=0时，计数器实现8421BCD码计数器；当m=1时，计数器实现2421码计数器。请写出设计经过。8421BCD码、2421BCD码如下表所示：Array题5.14用一片74161和一片74151实现双序列信号发生器：X=0时产生序列001101；X=1时产生序列0110100第6章半导体存储器及可编程逻辑器件题6.1判定题1.PROM的每个与项地址译码器的输出都一定是最小项。2.RAM和ROM都属于组合电路。3.PAL的输出电路是固定的，不可编程，所以它的型号很多。固然GAL的型号很少，但却能取代大多数PAL芯片。4.一旦断电，信息丢失的存储器是ROM。5.SRAM

16、有n根地址输入线，则应由2n个字。题6.2选择题1、PROM的与阵列地址译码器是。A.全译码可编程阵列B.全译码不可编程阵列C.非全译码可编程阵列D.非全译码不可编程阵列2、下列采用输出宏单元的PLD器件是。A.PROMB.PLAC.PALD.GAL3、某存储器具有16根地址线和8根双向数据线，则该存储器的容量为位。A.128B.4KC.512KD.1ME.16M4、采用双地址译码且分时送入行和列地址信号，DRAM内部存储矩阵的字数与外部地址线数n的关系一般为。A.nB.2nC.2nD.22n题6.3将包含有32768个基本存储单元的存储电路连接成4096个字节的RAM，则：(1)该RAM有几

17、根数据线该RAM有几根地址线题6.4RAM的容量为256字位，则：(1)该RAM有多少个存储单元?(2)该RAM每次访问几个基本存储单元?(3)该RAM有几根地址线题6.5试用256字位的RAM，用位扩展的方法组成一个256*8字位的RAM，请画出电路图。题6.6C850是64*1字位容量的静态RAM，若要用它扩展成一个128*4字位容量的RAM，需要几块C850?并画出相应的电路图。题6.7设某个只读存储器由16位地址构成，地址范围为000FFF(16进制)。现将它分为RAM、I/O、ROM1和ROM2等四段，且各段地址分配为RAM段：000DFFF；I/O段：E000E7FF；ROM1段：

18、F000F7FF；ROM2段：F800FFFF。试：(1)设16位地址标号为A15A14A1A0，则各存储段内部仅有哪几位地址值保持不变?(2)根据高位地址信号设计一个选择存储段的地址译码器。第7章脉冲单元电路题7.1判定题6.施密特触发器可用于将正弦波变换成矩形波。7.单稳态触发器的暂稳态时间与输入触发脉冲宽度成正比。8.石英晶体多谐振荡器的振荡频率与电路中的R、C成正比。题7.2下列图为CMOS集成施密特组成的电路，其中RC题7.5已知Vcc=9V，R1=1K，R2=1M，C=0.22uF。求在Vi的作用下计算并画出输出电压Vo和电容电压Vc的波形。当Vi为高电平常，三极管处于饱和状态。题7.6下列图是由555定时器组成的开机延时电路。在t=0时，开关S断开，试画出在开关断开后VC、VR和VO的波形，并计算开关S断开后经太多少时间才VO才会变成电平？题7.7由555定时器和负边沿JK触发器组成的两相时钟产生电路如下图，已知：R1510，R210k，C0.1F。1画出555定时器的输出VO以及Clk1和Clk2端的波形，Q的初始状态为0。2计算Clk1的周期Tclk1和脉冲宽度TW。