机械系统微机控制总结.docx

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1、机械系统微机控制总结1.机械系统的控制构造：传感器，运算单元，执行机构2.冯诺伊曼思想：构造：运算器，控制器，储存器，输入设备和输出设备CCMIO；计算机内部采用二进制来表示指令和数据；将编好的程序和原始数据先存入存储器中3.4.计算机系统分为硬件和软件；硬件分为主机和外部设备；主机包括CPU和存储器5.总线定义：各种信号线的集合，是计算机各个部件传送数据，地址和控制信息的公共通路6.总线构成：地址总线，数据总线，控制总线ADC7.总线特征：高速知足CPU的外部访问要求，标准使得不同的设备连接计算机主机系统，公共全部外部设备共同使用8.当代PC机主机版的三大半导体部件：CPU，存储器，芯片组9

2、.冯诺伊曼构造缺陷：在高速运行时，不能到达同时取指令和取操作数，进而构成了传输经过的瓶颈10.哈fo构造：哈fo构造是一种将程序指令存储和数据存储分开的存储器构造，是一种并行体系构造，11.哈fo构造组成：CPU、程序存储器和数据存储器12.哈fo构造优势：提供了较大的存储器带宽，使数据的移动和交换愈加方便，尤其提供了较高的数字信号处理性能。13.微机控制系统分类：台式计算机；中、大、巨型计算机；微处理器；现场控制器；继电器组PLC；14.z影响运算速度的因素：CPU内部时钟；指令系统；CPU架构；多CPU并行技术；存储器速度15.输入通道：将被控对象上的模拟信号和开关信号变换成数字量的各种电

3、路和设备的总称。16.传感器输出的模0拟信号预处理：信号放大电路；抗干扰措施；滤波电路；模拟信号处理17.传感器信号放大电路的干扰源及解决：热电势干扰热屏蔽、散热器和将大功率、小功率电路相互分开；接口电路内子系统间的耦合接地与去耦；外部产生的电磁感应耦合和电容耦合屏蔽电缆、恒流源传输18.DAC和ADC的主要性能指标：分辨率Vg=VREF/2n；精度；转换速度19.模数转换经过：取样量化编码20.数字传送方式：简单传送；查询传送；中断传送；直接储存器方式传送DMA21.PWM：脉冲宽度调制输出22.GPU：GraphicProcessingUnit图形处理器23.T&L：Transforman

4、dLighting多边形转换与光源处理24.GPU的整体架构：基于流处理器阵列的主流GPU构造聚合计算性能强；基于通用计算核心的GPU构造可编程行上具有较大优势25.与CPU相比，GPU具有更多的计算单元和高并行构造，GPU更适用于同时进行大量简单的统一操作，GPU在处理图形数据和复杂算法方面拥有比CPU更高的效率，但对于复杂控制经过的处理能力比CPU弱26.GPU整体架构：流多处理器，流处理器，分享内存，板载显存27.CUDA：ComputeUnifiedDeviceArchitecture统一计算设备架构28.PAL：ProgrammableArrayLogic可编程阵列逻辑29.GAL：

5、GenericArrayLogic通用阵列逻辑30.PLD：ProgrammableLogicDevice可编程逻辑阵列31.CPLD：ComplexProgrammableLogicDevice复杂可编程逻辑阵列，一种用户根据各自需要而自行构造逻辑功能的数字集成电路，集成度更高，有更多的输入端、乘积项和更多的宏单元32.FPGA：FieldProgrammableGateArray现场可编程门阵列33.CPLD基本构造：可编程逻辑阵列由若干可编程逻辑宏单元组成、可编程IO控制模块I/O单元是CPLD外部封装引脚和内部逻辑间的接口、可编程内部连线作用是在各逻辑宏单元之间以及逻辑宏单元和I/O单

6、元之间提供互连网络34.菊花链连接：将多个CPLD器件以串行的方式连接起来，一次完成多个器件的编程。35.FPGA具有更高的集成度、更强的逻辑实现能力和更好的设计灵敏性。具有高密度、高速率、系列化、标准化、小型化、多功能、低功耗、低成本，设计灵敏方便，可无限次反复编程，并可现场模拟调试验证等特点。36.SRAM编程技术：可反复编程，实现系统功能的动态重构；每次上电需重新下载37.FPGA组成：可编程逻辑快、输入输出模块、可编程互联资源、一个SRAM构造的配置储存单元。38.CPLD以乘积项构造方式构成逻辑行为39.FPGA以查表法构造方式构成逻辑行为40.CPLD更合适完成各种算法和组合逻辑，

7、FPGA更合适完成时序逻辑；CPLD连续式的布线构造决定了它的时序延迟是均匀的和可预测的，FPGA分段式的布线构造决定了其延迟的不可预测性；编程上FPGA比CPLD具有更大的灵敏性。CPLD比FPGA使用起来更方便；CPLD的速度比FPGA快，并具有较大的时间可预测性。CPLD保密性好，功耗大。41.CPLD编程分为编程器上编程和系统编程两类，优点是系统断电时编程信息也不会丢失。FPGA能够编程无限次，且能够在工作中快速编程。42.FPGA设计语言：VerilogHDL43.CAN总线：ControllerAreaNetwork44.CAN协议废除了传统的站地址编码，而代之以对通信数据进行编码

8、45.CAN总线特点：多主站根据优先权进行访问；非毁坏性的基于优先权的总线仲裁；借助接收滤波的多点传递；配置灵敏性；全系统数据一致性；能够点对点、一点对多点、全局广播几种传递方式接受数据。46.1553B总线：合适于集中控制的分布式控制系统。47.VISA：VirtualInstrumentSoftwareArchitecture虚拟仪器软件构造48.ARCNET：AuxiliaryResourceComputerNetwork49.普通串口通信50.LONWORKS51.I2C：Inter-IntegratedCircuit内部集成电路总线。合适于系统内部的集成电路控制52.I2C特点：由一

9、条串行数据线和一条串行时间线构成；总线上所有设备均能够通过软件寻址，并始终保持简单的主从关系。多个主设备同时启动数据传送时，会自动进行冲突检测及仲裁，确保数据正确；总线上的IC数目不限。行口。支持同步和异步传输；支持主机和外围设备多个数据和信息系统的传输。54.嵌入式系统形式：IP级架构；芯片级架构；x86处理器嵌入到应用系统中。55.单片机：是把中央处理器CPU、随机存取存储器RAM、只读存储器ROM、输入输入端口IO等主要计算机功能部件集成在一块集成电路芯片上的微型计算机。56.单片机优点：性能高、速度快、体积小、价格低、稳定可靠、应用广泛、通用性强。最显著的特点是具有非常有效的控制功能。

10、57.DSP可为数值计算提供更强大的运算能力，MCU通常易于编程并可提供多种片内外围器。58.ADUC812有4组8为IO口59.P0口：CONTROL0为输入输出口，CONTROL1为地址总线。P0=0接地，1高阻态60.P1口：模拟输入口。P1=0为数字输入形式，1为模拟输入形式。不能输出。61.P2、P3口：8位的带上拉电阻的双向口62.ADUC812共有9种中断源，2种中断优先级，3种特殊功能寄存器控制IE，IP，IE2。63.中断发生时，当前程序指针被压入堆栈，相应的中断向量被装载到程序指针寄存器。64.中断向量地址内一般存放的是相应的中断子程序的入口地址。65.ADUC812用户通

11、过写IE寄存器使能不同的中断源，通过写IP寄存器选择每个中断源的优先级。66.中断产生的条件：中断源被相应控制器选中，并置相应的标志位位1；EA1，IE或者IE2中的相应中断位置1；中断服务子程序的入口地址已经被加载到对应的中断向量地址中；当前没有更高优先级的中断。67.ADUC812有2个独立的外部中断输入。68.TCON寄存器中的IT10时为低电平触发，1时为下降沿触发69.ADUC812有3个16为定时器计数器。每一个计数器包括2个8位的寄存器TL、TH70.作为计数器使用时，TLx每一个时钟周期都增加。每一个时钟周期等于12个内部时钟。71.作为计数器使用时，事件信号最高频率是1/24

12、的内部时钟。72.ADUC812有三个特殊的寄存器来控制这三个定时器。TMOD控制T0和T1的工作形式，T2CON控制T273.每个定时器有4种工作形式：形式0是13位定时器；形式1是16位定时器；形式2/是8位自动装载的定时器；定时器0工作于形式3时使得TL0和TH0成为两个独立的8位定时器，此时定时器1工作于形式02.74.ADUC812内部集成了8通道12位单电源ADC模块。此模块具有多通道多路转换器、采样保持器、片内基准和校准功能。75.ADC由运放构成的输入驱动是很必要的。76.ADC转换结果将保存在ADCDATAL低8位和ADCDATAH低4位；高4位保存当前转换的通道号存储寄存器

13、里。77.3个特殊功能寄存器ADCCON1、2、3控制3种工作形式。1控制转换及收集时间、硬件转换形式及掉电形式；2控制ADC的通道选择和转换形式；3对用户软件给出ADC忙状态的指示。78.SCONV1为单步AD转换，CCONV1为连续AD转换。79.ADUC812集成了2个12位电压输出DAC满能量输出80.每一路DAC能够工作在12位或者8位的输出精度上。两路分享一个控制寄存器DACCON。4个数据寄存器DAC0H/L，DAC1H/L。必须先写高位数据。81.DSP：DigitalSignalProcessor数字信号处理器。哈fo构造，程序和数据分开储存。保证数字信息处理速度82.DSP

14、硬件构造特点：采用哈fo构造；采用流水作业；独立的硬件乘法器；循环寻址；独立的DMA总线和控制器；多处理器接口83.TMS320LF2407系列有41个GPIO引脚，所有IO和复合引脚能够用9个16位控制寄存器进行设置。这些寄存器分为两类：IO口复用控制寄存器MCRx选择IO口是作为基本功能还是IO功能；数据和方向控制寄存器PxDATDIR当IO引脚作为一般IO时，能够控制数据和I/O引脚的数据方向，直接和IO引脚相连。84.TMS320LF2407内核提供1个不可屏蔽中断源NMI和6个根据优先级提供服务的可屏蔽中断源INT16。85.外设中断条件：外设事件的中断使能位被使能IE和PIE；CP

15、U内核级的6个可屏蔽中断中能控制该外设事件高级中断至少有一个被使能；在外设事件发生时，首先将其在外设中断状态器的标志位置1，进而引起CPU内核的INT16的一个产生中断。86.CPU中断寄存器：中断标志寄存器IFR16位，0006h，05对应INT16；中断屏蔽寄存器IMR16位，0004h，05对应INT1687.外设中断寄存器：外设中断向量寄存器PIVR；外设中断请求寄存器PIRQR0/1/2；外设中断应答寄存器PIACKR0/1/288.TMS320LF2407包括EVA和EVB两个事件管理器模块。起始地址分别为7400H和7500H。89.每个事件管理器包括通用定时器，捕获单元，比拟单元和正交编码脉冲电路。90.EVA包含定时器1，2；EVB包含定时器3，4；总共有3个比拟寄存器。91.中断事件分为ABC三组，每组有不同的中断标志，中断使能寄存器，中断屏蔽寄存器和一些外设事件的中断请求。92.每个定时器有4中可选择的操作形式：停止保持形式；连续增计数形式；定向增减计数形式；连续增减计数形式。TxCON决定93.TMS320LF2407自带内置S/H的10位ADC；16个模拟输入通道。94.0