复旦大学本科生毕业论文（设计）开题报告.doc

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1、复旦大学本科生毕业论文（设计）开题报告复旦大学本科生毕业论文（设计）开题报告姓名 陆彦珩学号09300720291所在院系 信息学院微电子学系专业微电子学指导教师 范益波职称助理研究员校外指导教师 及其所属单位职称论文题目DDR3 内存控制器硬件设计选题的意义及论文大纲（可另附页）一、选题的意义：在现代通信系统与多媒体系统中，随着数据处理单元速度的不断加快，数据存取越来越成为整个系统数据通路的速度瓶颈。为了提高数据存储速度，从 FPM、EDO 等异步 DRAM，到SDR、DDR 等同步 DRAM，内存技术不断更新换代。而 DDR3 SDRAM，由于具有功耗低速度快等优势，已经成为当下最为流行的

2、内存规格。内存控制器是数据处理单元与存储器之间的桥梁。设计良好的存储器控制器，可以充分发挥存储器的特性,尽可能地加快数据读写速度，提高系统的有效带宽。对 DDR3 SDRAM 而言，它拥有多 Bank 机制，Bank 之间相互独立，通过 Bank 间交错的流水线操作，可以提高数据读写效率。而根据应用中数据读写的局部性、实时响应的严格性，在 Open-Page/Close-Page 策略间选择，可以减少 Bank 的激活或关闭操作，提高数据读写效率。总之，根据存储器的特性及其应用场合，有针对性地编写存储器控制器，可以显著提高系统有效带宽，尽可能发挥存储器的特性。与通用存储器控制器相比，自主设计的

3、存储器控制器只需要服务于所需项目，接口设定简单，读写方式固定，有利于最大限度地挖掘局部性并最大程度发挥存储器的性能。同时，自主设计的存储器控制器可以自主决定 Scheduler 的策略及 Arbiter 的规则，也便于后续的优化和调试。本次毕业设计中，我将从 SDR SDRAM 控制器入手，研究 SDRAM 的控制器的实现与优化,并进一步尝试进行 DDR3 内存控制器硬件设计。最终，期望完成一个基于实验室视频编解码项目的 DDR3 内存控制器的硬件设计，通过 ARM AXI 总线接口与读写请求端通信，通过 DDR3标准接口与内存芯片通信，并最终集成到实验室的视频编解码系统中去。二、论文大纲：1

4、. 绪论部分，介绍课题研究的背景、意义及主要内容。2. 简述 SDRAM 的基本原理，主要参数的含义，及从异步 DRAM 到SDR、DDR、DDR2、DDR3 的发展历程和未来前景。3. 详述 DDR3 SDRAM 控制器的基本操作，并介绍提高读写效率的优化算法。4. 详述 DDR3 SDRAM 控制器的实现细节，包括读状态机、写状态机、初始化控制单元等部件的实现原理。5. 分析 DDR3 控制器的 ModelSIM 仿真及 FPGA 开发板运行结果。6. 结束语、参考资料表及致谢。三、参考文献1. 基于 Stratix_III 的 DDR3_SDRAM 控制器设计. 方勇,吕国强,胡跃辉2.

5、 DDR3 SDRAM Specification. Samsung Electronics, July 20073. JEDEC 79-3E, JEDEC 79-2F, JEDEC 79F4. DDR3 必读内容介绍 DDR35. Micron 器件手册研究进度及具体时间安排起止日期主要研究内容2013.2.252013.3.15存储器控制器理论知识研究2013.3.162013.4.14 编写 DDR3 存储器控制器硬件代码2013.4.152013.4.30控制器测试及优化并与实验室项目整合2013.5.12013.5.30完成毕业论文及相关扫尾工作 指导教师对开题报告的意见指导教师签名：年 月 日