FPGA 当代数字集成系统设计试题B.docx

《FPGA 当代数字集成系统设计试题B.docx》由会员分享，可在线阅读，更多相关《FPGA 当代数字集成系统设计试题B.docx（5页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、FPGA当代数字集成系统设计试题B一、填空题题共15分，每题1分1.Verilog的模块通过与其它模块通信？2.仿真时必须有两个性质不同的模块，一个是设计模块又称为DUT，另一个是用于设计模块的鼓励和验证。3.在verilog中用到的两类经过语句是initial和always。其不同处是initial，而always。4、在仿真时一般要用接近实际的最大timescale精度。因精度越高，仿真时间步，仿真时间。使用适当的精度，可到达精度与仿真时间的平衡。5、若输出端输出X值，一种可能是输出net上发生，二是由一个传递到net上引起。6、在Verilog中可使用parameter定义一个参数表示一

2、个常数，可以以用define定义常数。它们的区别是parameter定义的常数。7、在Verilog语言中，声明了一个数据宽8bit、存储深度32的存储器组的变量。8、在经过块中能够讲明经过时序。经过时序控制有三类，分别是：、。9、ASIC是专用集成电路，FPGA是ASIC中的可编程门阵列。按编程方式不同，FPGA分为，2种。二、简答题共25分，每题5分1、简述D触发器的建立时间setuptime、保持时间holdtime和亚稳态metastability的定义，并讲明建立时间裕量和保持时间裕量的含义。2、简介不同时钟域间信号传输可能出现的亚稳态传播现象，怎样防止亚稳态的传播问题。3、什么是静

3、态时序分析、动态时序仿真？简介各自的优缺点。4、赋值语句assign通常给哪种类型的逻辑建模？经过块语句always通常给哪种类型的逻辑建模？5、和！有什么不同？&和&有什么不同？三、画出下面构造建模的电路图：10分moduleM(Z,D0,D1,D2,D3,S0,S1);outputZ;inputD0,D1,D2,D3,S0,S1;wireT1,T2,T3,T4;and(T0,D0,S0bar,S1bar),(T1,D1,S0bar,S1),(T2,D2,S0,S1bar),(T3,D3,S0,S1);not(S0bar,S0),(S1bar,S1);or(Z,T0,T1,T2,T3);en

4、dmodule四、画出clk,waito,edgeo信号的波形。15分modulewait_test;regclk,waito,edgeo;initialbeginclk=0;edgeo=0;waito=0;endalways#50clk=clk;always(clk)#10edgeo=clk;alwayswait(clk)#10waito=waito;endmodule五、用verilog设计一个可综合带异步复位的可同步预置初值的7进制循环计数器？15分六、设计一个自动饮料售卖机，饮料单价10分，投入硬币有5分和10分两种。若投入5分后按输入键，则找零5分，不出货；若投入2个5分或10分后按输入键，则出货：若投入1个5分和1个10分后按输入键，则出货，并找零5分。1画出fsm有限状态机；2用verilog编程，语法要符合可综合设计的要求。20分