数字系统设计综合实验报告.docx

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1、数字系统设计综合实验报告数字系统设计综合实验报告实验1加法器设计1实验目的1温习加法器的分类及工作原理。2把握用图形法设计半加器的方法。3把握用元件例化法设计全加器的方法。4把握用元件例化法设计多位加法器的方法。5把握用VerilogHDL语言设计多位加法器的方法。6学习运用波形仿真验证程序的正确性。7学习定时分析工具的使用方法。2实验原理加法器是能够实现二进制加法运算的电路，是构成计算机中算术运算电路的基本单元。目前，在数字计算机中，无论加、减、乘、除法运算，都是化为若干步加法运算来完成的。加法器可分为1位加法器和多位加法器两大类。1位加法器有可分为半加器和全加器两种，多位加法器可分为串行进

2、位加法器和超前进位加法器两种。1半加器假如不考虑来自低位的进位而将两个1位二进制数相加，称半加。实现半加运算的电路则称为半加器。若设A和B是两个1位的加数，S是两者相加的和，C是向高位的进位。则由二进制加法运算规则能够得到。2全加器在将两个1位二进制数相加时，除了最低位以外，每一位都应该考虑来自低位的进位，即将两个对应位的加数和来自低位的进位三个数相加，这种运算称全加。实现全加运算的电路则称为全加器。若设A、B、CI分别是两个1位的加数、来自低位的进位，S是相加的和，C是向高位的进位。则由二进制加法运算规则能够得到：3123实验内容及步骤用图形法设计半加器，仿真设计结果。用原件例化的方法设计全

3、加器，仿真设计结果用原件例化的方法设计一个4为二进制加法器，仿真设计结果，进行定时分析。4用VerilogHDL语言设计一个4为二进制加法器，仿真设计结果，进行定时分析。5分别下载用上述两种方法设计4为加法器，并进行在线测试。4)设计1用图形法设计的半加器，如下列图1所示，由其生成的符号如图2所示。2用元件例化的方法设计的全加器如图3所示，由其生成的符号如图4所示。图三：图四：5全加器时序仿真波形如图下列图所示6心得体会：第一次做数字系统设计实验，教师给我们讲了用图形法设计的全经过。在这次经过中，我进一步加强对理论知识的学习，将理论与实践结合起来。实验经过中碰到了一个小问题是生成半加器符号，后来发现缺了File/CreateDefault这一步。通过这一次的失误，我明白了做事要认真！最后将实验做出来了，体味了成功的喜悦！通过这次实验我温习了加法器的分类及工作原理，并把握了用图形法设计半加器的方法，把握了用元件例化法设计全加器的方法，把握了用元件例化法设计多位加法器的方法，把握了用VerilogHDL语言设计多位加法器的方法，学习了运用波形仿真验证程序的正确性，学习定时分析工具的使用方法。【数字系统设计综合实验报告】