基于FPGA的ARM与CAN控制器的接口设计与实现图文(共21页).doc

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1、精选优质文档-倾情为你奉上2652计算机测量与控制.2010.18(11 Computer Measurement &Control设计与应用收稿日期:2010 03 27; 修回日期:2010 05 07。基金项目:国家自然科学基金(;国家863重点项目(2008A A12A200。作者简介:贾建峰(1977 ,男,山西翼城人,硕士研究生,主要从事微小卫星姿轨控下位机方向研究。崔培玲(1975 ,女,河南巩义人,副教授,硕士生导师,主要从事微小卫星姿轨控等方向的研究。文章编号:1671 4598( 2652 04 中图分类号:T P336文献标识码:A基于FPGA 的ARM 与CAN 控制器

2、的接口设计与实现贾建峰,崔培玲(北京航空航天大学仪器科学与光电工程学院,新型惯性仪表与导航系统技术国防重点学科实验室,北京 摘要:卫星姿轨控系统CAN 总线的设计与实现是基于CAN 总线的卫星控制系统实现的关键技术之一;本文分析了ARM 处理器AT91RM 9200和CAN 控制器SJA1000的接口信号及时序,设计了基于现场可编程门阵列FPGA 的ARM 处理器与CAN 控制器之间的接口电路,并给出了详细的软硬件实现方法,最后,在卫星姿轨控下位机原理样机中实现了该接口方案;测试结果表明,该接口能够实现C AN 总线在不同波特率下的通信,性能可靠,扩展性强,满足了姿轨控计算机两路CAN 总线冗

3、余备份的要求,为其它系列处理器外扩地址数据线复用接口提供了参考。关键词:ARM ;CAN 总线;FPGA;接口Design and Realization of the Interface between ARM andCAN Controller Based on FPGAJia Jianfeng,Cui Peiling(N ovel Iner tial Inst rument and Nav igat ion System T echno lo gy Key Labo rator y o f Fundamental Science fo r N atio na l Defense,Scho

4、o l o f Instr ument Science and Opto-Electr onic Eng ineering ,Beijing U niver sity of A eronautics and A stronautics,Beijing ,ChinaAbstract:Design an d realization of the CAN bus in the attitude and orbit con trol system of a satellite is on e of the key technologies in th e C AN-b us-based con tr

5、ol s ystem of the satellite.In this paper,the in terface signals and the time sequences about the ARM process or of AT91RM 9200and th e CAN controller of S JA1000are analyzed;the in terface circuit betw een ARM p roces sor and CAN controller bas ed on field programmable gate array (FPGAis d esign ed

6、,an d the d etailed realization m ethods of s oftw are and hardw are are given.In the end,th is design is us ed in the satellite p rototype hardw are platform of the attitude an d orbit con tr ol system.Ex perim ental results sh ow th at the inter face w orks stably in different baud rate of the CAN

7、 b us.It is reliab le and expandab le in the aspect of m eeting the attitud e and orbit control computer requirem ents of tw o-way CAN bu s for redu ndan cy and w ill provide a referen ce in dealing w ith a similar problem.Key words :ARM ;CAN bus ;FPGA;Interface0 引言CA N (Contro ller A rea N etw or k

8、,控制器局域网总线是一个多主机异步串行总线,已被公认为是最有前途的现场总线之一1。由于其采用了简单的通信协议、超强的错误检测手段和优先级仲裁等技术,使得CA N 总线具有抗干扰性强、传输速率高和可靠性高的特点,在小卫星和微小卫星中得到了越来越广泛的应用。英国Surrey 大学卫星技术公司已使用CA N 总线作为多颗小卫星总线,并且取得了飞行成功2。我国发射的航天 清华一号 和 纳星一号 等多颗小卫星也都采用了主从两套CA N 总线作为星上数据总线3。目前应用较多的CA N 控制器是Philips 公司的SJA 1000芯片。由于特殊的应用环境,微小卫星姿轨控CP U 主要考虑性能功耗等技术指标

9、,A RM (A dv anced RI SC M achines嵌入式微处理器是高性能、低功耗RISC 芯片4,能够满足姿轨控CPU 的要求。从成功在轨运行的微小卫星可以看出,A RM 芯片经过抗辐照、高低温等处理后,可以用于空间飞行器。如2000年成功发射的英国萨瑞大学纳米卫星SN A P 1,该星上处理器采用的就是主频220M H z,32位Str ongA RM RISC 处理器SA11005。F PG A (Field Pro gr ammable Gate A r ray,现场可编程门阵列经过二十多年的发展,集成度越来越高,功能也日渐强大,从电子设计的外围器件逐渐演变为数字系统的核

10、心,在航空航天等诸多领域有着广泛的应用6。FPG A 具有非常丰富的触发器、存储器资源以及I/O 资源,利用这些资源可以将其配置成各种控制逻辑,在时序逻辑控制方面有着较强的优势。针对某三轴稳定微小卫星姿轨控下位机功耗受限,以及利用CA N 总线通信的要求,本文选用了经过飞行验证的CA N 控制器SJA 1000芯片和CAN 收发器PCA82C250芯片2,同时,选用了低功耗、高性能的A RM 处理器A T 91RM 9200芯片作为姿轨控系统的处理器。由于AT 91RM 9200芯片没有 第11期贾建峰,等:基于FPGA 的ARM 与CAN 控制器的接口设计与实现 2653CA N 接口,为了

11、实现姿轨控分系统的CA N 总线通信,就必须对其CAN 总线口进行专门设计。 目前,常用的A RM 处理器与CA N 控制器SJA1000的接口方法有两种7 8:(1基于传统逻辑逻辑门电路的实现方法。该法是利用A RM 的控制信号经过与或非门产生SJA 1000时序的控制逻辑,但是,一般需要电平转换芯片,可扩展性差。(2基于CPL D (Co mplex P rog r ammable L og ic Device,复杂的可编程逻辑器件的实现方法。该方法是利用CPL D 代替第一种方法中的传统逻辑门电路,但是,对SJA 1000的控制为时序逻辑,由于CP LD 的优势不在于处理时序逻辑使得该方

12、法功耗较大。本文利用FP GA 具有较强的信号处理能力,能够实现复杂时序逻辑功能,以及灵活的设计思路和方法等方面优势,实现A RM 与CA N 控制器的接口时序译码部分。该实现方法不仅解决了CA N 总线实现过程中非多路复用总线与多路复用总线之间的匹配和转换问题,而且使系统的灵活性和扩展性得到提高,数据处理能力也有较大的提升空间,有利于系统升级。1 AT91RM9200和SJA1000总线的特点要实现CAN 控制器和A RM 处理器接口,首先要分析二者的接口控制信号及其时序逻辑,然后严格按照接口时序逻辑关系设计接口逻辑电路。1 1 AT91RM9200总线特点4At mel 公司的AT 91R

13、M 9200处理器内核供电电压为1 8V ,外部总线和外设I/O 供电电压为3 3V ,采用独立的数据总线和地址总线。优化的外部总线接口(EBI采用16或32位数据总线、26位地址总线,其外部最大寻址空间最大为2G ,对应0x 0x8FF FF FF F,分为8个Bank ,每个Bank 分配一根片选信号线N CSx ,容量大小为256M 。其中N CS3为静态存储控制器,对应的地址空间为0x 0x 4F FFF FF F,在A RM 处理器内部由静态存储控制器(SM C控制,根据需求与外部静态存储器的接口可以配置成为8位或者16位数据宽度。与静态存储控制器(SM C相关的信号线主要有:芯片选

14、择口线N CS0N CS7、输出使能线N OE 和写使能线N WE 。1 2 SJA1000总线特点9CA N 控制器SJA 1000是P hilips 公司生产符合CA N2 0B 标准的CA N 通信控制器,I/O 接口为OC 门,电平为5V ,提供Intel 和M o tor ola 两种寻址方式。在本文中,CA N 控制器SJA 1000采用Intel 地址数据多路复用总线模式(模式选择信号M O DE=1。主要信号线有地址数据复用线AD7AD0,地址选通线A L E,片选线/CS,读使能线/R D,写使能线/WR 。在I ntel 模式下读写SJA 1000时,地址和数据是分时传送的

15、,地址在前,数据在后。当A L E 为高电平时,为地址总线周期;当A LE 为低电平,/CS 为低电平,/RD 或/WR 为低电平时,为数据总线周期。Int el 模式下SJA 1000总线读写周期时序如图1所示。Int el 模式下SJA 1000读写时序及其正常工作的重要时间参数如表1所示。图1 SJA1000在Intel 模式下的读写时序表1 Intel 模式下SJ A1000读写控制参数特性表符号参数最小值最大值单位tsu (A-AL地址建立到ALE 低8-ns th (AL-AALE 低后地址保持时间2-ns tW (ALALE 脉冲宽度8-ns tRL QV /RD 为低到有效数据

16、输出-45ns tRH DZ /RD 为高到数据悬空-30ns tLLRL/tLC WL ALE 低到/RD 或/WR 低10-ns tCLRL/tCC WL 片选/CS 低到/RD 或/WR 低0-ns tW (W /WR 脉冲宽度20-ns tW (R/RD 脉冲宽度60-ns2 基于FPGA 的硬件接口设计与实现实现A RM 系列A T 91RM 9200控制器与CAN 控制器SJA 1000之间的接口,即用A RM 控制器的控制信号经过一定的逻辑电路产生SJA 1000需要的控制信号,同时满足SJA 1000的读写时序要求。2 1 基于FPGA 的接口硬件设计A T 91R M 920

17、0与SJA1000的接口需解决两个问题,一个是电平转换问题,一个是时序匹配问题。电平转换用转换芯片实现,但是,时序匹配比较复杂,采用传统硬件逻辑门电路实现方法扩展性差,采用CP LD 扩展方法功耗较大,采用现场可编程门阵列F PGA 能较好地解决这些问题。本文选用了I/O 兼容3 3V 和5V 两种电平的A ltera 公司在系统可编程(ISP器件EP F10K 30,可以实现在系统编程调试,将硬件系统设计 软件化 ,能够很方便地实现复杂的逻辑电路。同时,布线简单合理,系统工作可靠性高,有效地解决了电平转换和时序匹配两个问题。基于F PG A 的AT 91RM 9200处理器与CA N 控制器

18、SJA 1000的硬件接口原理框图如图2所示。 2654 计算机测量与控制 第18卷 图2 接口电路原理框图A RM 与FPG A 相连的数据总线、地址总线和控制总线有AR M 的低8位地址线、低16位数据线、静态存储器片选线NCS3、写使能线N WR 、读使能线NO E 、外部中断0的信号线IRQ 0以及复位信号线N RST ;SJA 1000与FP GA 相连的信号线有数据地址复用的8位总线A D7A D0、片选线/CS 、读信号线/RD 、写使能线/W R 、地址锁存线A L E 、中断线/IN T 和复位线/RST 。AR M 处理器将FP GA 作为静态存储器来控制,A RM 把SJ

19、A 1000的控制字和发送到CAN 总线的数据写入FP GA ,同时读取SJA1000收到来自CA N 总线的数据;FP GA 根据SJA 1000的控制字产生SJA 1000的控制信号SJA _/CS 、SJA _/RD 、SJA _/W R 、SJA _A L E 和SJA _/R ST 来控制SJA 1000的总线写地址与读写数据操作,实现SJA 1000的初始化,以及通过CA N 控制器SJA 1000从CA N 总线上读取或向CA N 总线发送数据,最终达到A RM 处理器通过CA N 总线与外界通信的目的。2 2 基于FPGA 的接口逻辑设计与功能仿真要实现FP GA 对SJA10

20、00的控制,关键是F PG A 根据收到的CA N 控制器SJA1000控制字CA N _CT RL _WO RD 产生符合其要求的总线读写操作的时序逻辑。FP GA 收到的SJA 1000的12位控制字定义如下:高两位为保留位;第10位ST 为总线起始状态位,ST 置位时启动总线,复位时复位总线;第9位RW 为总线读写状态位,RW 置位时总线读数据时序,复位时总线写数据时序;低8位为总线读写时操作的SJA 1000的寄存器地址。FP GA 内部的逻辑设计使用A lter a 公司提供的数字系统设计软件Quart us II,一般采用原理图、设计框图及包括AH DL 、V HDL 和Ver i

21、log H DL 的硬件描述语言(H DL 3种编程方法的输入10。本文采用V HDL 语言,如图2中的VH DL 程序1和程序2。其中,程序1为控制SJA 1000读写时序的状态机,包括空闲、地址锁存、读数据和写数据4个状态,根据控制字实现SJA 1000总线的读写控制;程序2是SJA 1000的中断信号处理程序,FP GA 收到的SJA 1000的中断信号后经过处理产生符合A RM 的中断电平信号。 图3 F PGA 对SJA 1000控制的状态机转移图和总线读写周期仿真时序SJA1000的总线读写操作状态机的VH DL 程序1设计完成之后,利用第三方仿真工具M odelSim SE 6

22、2b 进行功能仿真。F PG A 采用40M 晶振,仿真时钟周期设为25ns,FP GA 对SJA 1000总线控制的状态转移图和总线读写周期仿真结果如图3(a和(b所示。其中,图3(b上图是写时序仿真,是向测试寄存器(地址0x09中写入0x A A ,控制字CA N _CT RL _W OR D 为0x 209;图3(b下图是读时序仿真,是从SJA 1000的状态寄存器(地址0x 02中读取数据,控制字CA N _CT RL _WO RD 为0x 302。从仿真结果图3(b与表2、图1时序的比较分析可以看出,仿真结果与实际控制时序一致,F PG A 产生的逻辑关系能够满足SJA 1000总线

23、读写控制要求。功能仿真符合SJA1000读写的时序之后,将各输入输出信号与F PGA 相应I/O 管脚对应,完成对FP GA 器件的编程和下载。3 接口电路的C 语言软件编程完成FPG A 部分的设计之后,系统上电F PG A 就会按照设计好的逻辑运行,而F PG A 实现对SJA 1000的读写时序由A RM 控制。本文在A DSv1 2的环境下利用C 语言对A RM 进行编程,通过ARM 控制F PG A 实现CAN 总线控制器的初始化、数据接收及发送。在A T 91R M 9200的外部地址空间中NCS3对应地址0x0x4FF FFF FF ,但与F PGA 相连的只有低8位地址线,故A

24、 RM 对FP GA 的可寻址空间为0x 0xF F 。从以上设计可知,实现A RM 通过F PGA 对SJA 1000的控制只需要3个指针,即接收到SJA 1000的数据指针DAT A _FRO M _CA N 、发送到SJA 1000的数据指针D A T A _T O _CA N 和SJA1000的控制字指针CA N _CT RL _W ORD 。宏定义如下:#define DATA _FROM _CAN (volatile un signed int *0x#define DATA _TO _CAN (volatile uns igned int *0x#define CAN _CT R

25、L _W ORD (volatile uns igned int*0x实现对CA N 控制器的某一寄存器的写访问时分两步进行,首先将待写入寄存器的数据存入F PG A,然后,写控制字到FP GA 实现SJA1000启动和复位写时序。具体实现的写函数如下:void CANREG _w rite (un signed ch ar addr,unsign ed char data(*DATA _T O _C AN=w rite _data;/写数据到FPGA (*CAN_CTRL _W ORD =addr+0x00200;/ST =1,RW =0,addr 为总线操作的地址_asm NOP ;/等待

26、1个SJA1000的总线周期(*CAN_CTRL _W ORD =addr+0x00000;/复位SJ A1000总线写时序return; 第11期贾建峰,等:基于FPGA 的ARM 与CAN 控制器的接口设计与实现 2655 实现对CA N 控制器的某一寄存器的读访问与写访问类似,但需先写控制字,然后进行读数据。具体实现的读函数如下:u nsigned char CANREG _read (unsign ed char addru nsigned char read _data;(*CA N _C TRL _WORD=addr +0x 00300;/ST =1,RW =1,addr 为总线操

27、作的地址_asm NOP ;/等待1个S JA1000的总线周期(*CA N _C TRL _WORD=addr +0x00100;/复位SJA1000总线读时序read _data=0x0000FF &(*DAT A _FROM _CAN;/从FP GA 读取数据return read _data; 通过以上两个函数可以方便地实现对CA N 控制器SJA 1000的初始化,以及数据的查询发送和中断接收。初始化是向对应寄存器里写入初始的配置数据,通过写函数CA N R EG _wr ite (unsigned char addr ,unsig ned char data 可以实现向指定地址的寄

28、存器中写入初始化的数据;数据的查询发送是查询状态寄存器是否容许发送,即通过读函数unsigned char CA N REG _r ead (unsigned char addr 获取状态寄存器SR (地址为0x02的值判断是否可以发送,然后通过写函数将要发送到CA N 总线的数据写入SJA 1000的发送缓冲器;数据的接收采取中断方式:当CAN 控制器SJA1000接收到数据且接收缓冲器满时,其中断引脚会产生低电平的中断信号,F PG A 敏感到该中断信号后产生3个时钟的低电平中断信号通过IRQ 0发送给AR M ,从而触发A RM 的外部中断,在AR M 的中断服务程序中通过读函数读取SJ

29、A 1000的接收缓冲器中从CA N 总线上收到的数据。4 实验测试本文将以上基于FP GA 的AR M 与CA N 控制器的接口设计方法在研制的姿轨控下位机原理样机中进行了软硬件实现,并利用示波器和CAN 接口卡对接口的功能和性能进行了测试。测试过程分两步进行:首先,在A RM 向F PG A 写入SJA 1000的读写控制字时,利用示波器测试F PG A 产生的SJA 1000的读写时序是否正确;其次,利用CA N 接口卡测试AR M 在不同波特率下能否通过设计的接口进行CA N 总线正常通信。第一步测试选用型号为D SO 5014A 的4通道示波器进行,测试结果如图4所示。图中的横坐标单

30、位为每格50ns,四通道的信号依次为AL E 、/W R 、/R D 和/CS 。通过比较图4和表2、图1可知,设计的接口满足SJA 1000的时序要求。第二步测试将A RM 配置为不同的波特率进行,CA N 接口卡上位机软件CA N T oo ls V5 10设置成相同的波特率与AR M 通过CA N 总线通信。测试结果表明,在1M bps 、500kbps 、125kbps 等不同的波特率下,AR M 通过设计的接口均能实现CA N 总线正常通信,传送数据正确,没有丢帧现象。图5是在500kbps 波特率下,A RM 通过中断接收到CA N 接口卡上位机软件发送到CA N 总线的数据并回传

31、后的显示结果。以上测试结果表明,本文设计和实现的基于FP GA 的AR M 与CAN 控制器接口合理,能够实现AR M 处理器与图4 FPGA 产生的SJ A1000的读写时序测试结果图5 500kbps 波特率下CAN 接口的通信测试结果图CA N 控制器SJA1000的正常通信,数据收发正确,没有丢帧现象,达到了姿轨控下位机通过CAN 总线通信的目的。5 结论本文提出了一种基于可编程逻辑门阵列逻辑器件FP GA 的AR M 处理器和CA N 控制器SJA 1000之间的接口设计与实现方法,该方法同时解决了非地址/数据复用总线到地址/数据复用总线的时序匹配和电平不兼容两个问题,实现了A RM

32、 处理器与CA N 控制器SJA 1000的数据通信。与传统硬件逻辑门电路实现方法和基于CP LD 的实现方法相比,功耗较低,灵活性和扩展性更好,数据处理能力也有较大的提升空间,并已经成功应用于某三轴稳定微小卫星姿轨控下位机的原理样机中,实现了两路CA N 总线的冗余。实验测试结果表明,该接口性能可靠,工作稳定,可以作为其它系列处理器外扩地址数据线复用接口芯片参考。(下转第2662页 2662计算机测量与控制 第18卷y (T =k D (T +k I (T I +(9式中,k D (T =k 00+k 01T +k 02T 2+.+k 0m D Tm Dk I (T =k 10+k 11T

33、+k 12T 2+.+k 1m 1T m I(10 图7 K D 温度模型曲线图8 K I 温度模型曲线考虑到DSP 的运算能力、系统的应用环境以及所用石英加速度计的温度特性,我们选用-15 45 拟合系数确定石英加速度计简化误差模型。比较一阶模型拟合效果与二阶、三阶模型拟合效果,对k D 、k I 用一阶模型进行简化,得到简化温度误差模型为:y =(k 00+k 00T +(k 10+k 10T (11拟合求得:k00=3.61726 10-3 k 01=-2.72394 10-6k10=1. k 11=-1.34807 10-5图9曲线 为-15 45 范围内一组1g 条件下采集的石英加速

34、度计输出。以20 温度为基准,用式(11所建立的模型进行补偿,得到温度补偿后的加速度计输出,其变化范围为1 73211V 1 73216V ,较之于原先的1 73158V 1 73291V 变化范围,显然减小了很多,即通过温度补偿,极大地减小了温度对系统的影响。图9 补偿温度影响后输出值变化5 结论本文针对石英加速度计输出信号的特点,设计了基于DSP 的高精度数据采集电路。硬件电路设计综合考虑了各环节的误差积累,针对性的设计了各部分电路,达到了系统设计精度要求。为了进一步提高采集精度,分别对其进行了温度补偿及A DC 校准,利用DSP 的高速运算能力进行实时补偿,极大地提高了系统采集精度,实验

35、结果表明该采集电路精度上达到项目要求。参考文献:1John son D E,John son J R,M oore H P.A H andbook of Active Filters M .New Jersey,1980.224Bit Analog T o Digital Converter Z.BURR-BROW N.3TM S320LF/LC240xA DSP Controllers Referen ce Guide Z.Texas Instru ment,2001.4w ww.maxim- erSu pplies.5基于DSP 的周期信号等效采样系统设计与实现J .计算机测量与控制,20

36、06,14(11:1557 1559.6胡少青,等.应用高分辨率ADC 和DSP 实现的数字读出电路J.电子测量与仪器学报,2001,(4.7李国辉.惯性器件的温度漂移及补偿技术研究D.西安:航天第十六研究所,2003,30 42.(上接第2655页参考文献:1饶运涛,邹继军,王进宏,等.现场总线原理与应用技术M .北京:北京航空航天大学出版社,2007.2周新发,尚 志,刘 群.工业现场CAN 总线在航天领域的应用J.现场总线与网络技术,2006,(1:60 63.3唐明南,董云峰,牛跃听.CAN 总线在卫星半物理实时仿真中的设计与应用J.计算机测量与控制,2008,16(1:124 127

37、.4Atmel C or p.AT 91RM 9200datash eet Z.2004.5Lancaster R,U nderw ood C.I.T he SNAP 1machine vis ion sys temA.14th Annual AIAA/Utah State University Conf.on SmallSatellites C.Reston,2000.6杨海钢,孙嘉斌,王 慰.FPGA 器件设计技术发展综述C.电子与信息学报,2010,32(3:714 727.7储 忠,温阳东.基于S3C2410控制的CAN 总线接口设计J .合肥学院学报,2007,17(2:59 62.8马宪民,宋晓茹.基于ARM 核和CA N 总线的煤矸石分选系统J.仪器仪表学报,2005,26(8:59 62.9Philips Corp.SJA1000Stand-alon e CAN C ontroller Z.2000.10赵艳华,曹丙霞,张 睿.基于Quartu s 的FPGA/CPLD 设计与应用M .北京:电子工业出版社,2009.专心-专注-专业