基于FPGA的多通道心电信号实时滤波与压缩.doc

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1、14 传感器与微系统（ Transducer and Microsystem Technologies） 2018 年 第 37 卷 第 2 期 DOI： 10 13873 /J 1000 9787（ 2018） 02 0014 05 基 于 （ FPGA 的 多 通 道 心 电 信 号 实 时 滤 波 与 压 缩 张光普，陈日清，付轶帆，吴 剑 ， 518055） * ： 清华大学 深圳研究生院 深圳市无损监测与微创医学技术重点实验室 （ ECG） ， 广东 深圳 ， 摘 要 为了改善多通道心电 信号滤波的质量和保证数据传输速率实 现实时采集 与处理 提出了 0 引 一种基于现场可编程门阵列

2、（ FPGA） 的 ECG 信号滤波和压缩处理方法。对 AD 采集 的 ECG 信号 进行 FI 低通和四层 Coif1 小波滤波处理； 由多级树集合分裂（ SPIHT ） 模 块进行 压缩； 将压缩 数据经 通用串行 总线 （ USB） 传入上 位机。根据 Modelsim 仿真和 Altera Arria V FPGA 的实 验结 果表明： 经 过数 字滤波 与压 缩， ECG 信号的信噪比（ SN） 可提升 7 4 dB，数据压缩 率可达 13 4。方法 可实现对 64 通道的 ECG 信号 实时 滤波和压缩处理。 关键词 ： 心电信号； 现场可编程门阵列； 小波变换； 多级树集合分裂；

3、 压缩 中图分类号 ： TN 710 文献标识码 ： A 文章编号 ： 1000 9787（ 2018） 02 0014 05 Multi -channel ECG signal real time filtering and compression based on FPGA ZHANG Guang-pu， CHEN i-qing， FU Yi-fan， WU Jian （ Graduate School at Shenzhen， Tsinghua University， Shenzhen Key Laboratory for Minimally Invasive Medical Techn

4、ologies， Shenzhen 518055， China） Abstract： In order to improve filtering quality of multi-channel electrocardiography（ ECG） signals and guarantee data transmission rate， realize real time sampling and processing ， design and propose an ECG filtering and compression method based on FPGA ECG signals s

5、ampled by AD converter are processed by low pass FI filtering and four-layer Coif1 wavelet transform filtering and compressed with set partitioning in hierarchical trees （ SPIHT） module Compressed data are delivered to upper PC through USB The SN of ECG signals after processing is increased by 7 4 d

6、B with compression rate up to 13 4 based on Modelsim simulation and tests on Altera Arria V FPGA This approach applies to 64 channels ECG signal for real time filtering and compression Keywords： electrocardiography（ ECG） signal； field programmable gate array（ FPGA） ； wavelet transform（ WT） ； SPIHT ；

7、 compression 言 了信号的带宽 有利于， DWT 对频带进行 更为精细的分解和 （ electrocardiography， ECG ） 滤波。 ECG 信号有直接压缩 变换域压缩和特征参数提取压、 心电 ， 、 信号 是 微 弱的 电 生理 ， 缩等 3 种方法 。 其中变换域压缩可以去除 信号相关性并 信号易受 人体自身 外 界环境 及测量仪 器的影 响 产生 如 ， ， Karhunen-Loeve （ KLT） ， 工频噪声 、基 线 漂 移 、极 化 电 压 和 肌 电 干 扰等 类 型 的 干 减小冗余 因而备受关注 有 变换 傅 扰 。 此外多通道 （ 32 导联及以

8、上 ） 心内 ECG 采集时单 通 立叶变换 （ Fourier transform， FT） ，余弦变换 （ cosine transform， 道的采样率可达 2 kHz，增加了数据传输和存储的难度 。 目 CT） 和小波变换 （ wavelet transform，WT） 610 等 。 其 中小波 前 ， ECG 去 噪 有自 适应 滤 波 、有限 长 单位 冲激 响 应 （ finite 变换具有良好的时频定位 和能量 集中特 性 ，本文采用 基于 impulse response， FI） 2 滤波 、模 糊逻 辑 、经验 模式 分解 和小 DWT 的 SPIHT 算法 对 ECG

9、 信 号进行 压缩 ， 。 SPIHT 算 法在 ECG 波变换等方法 。 其中离散小波变换 （ discret wavelet trans- 图像压缩领域取得 了巨 大的 成功 ， 经改 造后 对 ： 的 form，DWT） 因不需先验 知识 ，能根 据信 号自身 选取 阈值的 3， 4 压缩也取得了良好的 效果 算法原 理包 括 ， 用子集 划分 特性 近年 来被广泛应用 于 ， ECG 滤波 中 。 本文 采用 基 搜索算法对小波系数按幅 值进行 部分排 列 利用小波 系数 。 于 FI 低通与 DWT 相结合的方法 前者在滤波的同时缩短， 层间的相关性假设和顺序输出系数的比特位 * 5

10、 1 11 12 13 收稿日期 ： 2017 02 28 * 基金项目 深圳市基础研究项目： （ JCY20140417115840275） ； 清华大学深圳研究生院交叉科研基金资助项目 第 2 期 张光普，等： 基于 FPGA 的多通道心电信号实时滤波与压缩 15 针对 ECG 去噪和压缩存在 算法复杂、处 理数据量 大和 计算时间 长 的问 题，提出 了 一 种 基于 现 场 可 编程 门 阵 列 （ field programmable gate array， FPGA） 的方 法来实 现多 通道 ECG 信号的实时滤波和压缩。 1 方 法 基于 FPGA 对 ECG 进行滤波和压缩的

11、 实现方法如图 1 所示，采用 8 个 8-1 多 路开 关配 合 8 输 入 ADC 完 成 64 路 ECG 的分时采集，减少 多通道采集 对 ADC 芯片和 FPGA 管 脚的用量。信号 x（ n） 进入 FPGA 后，经 1-64 分解器 分时传 入 64 通道的 FI 低通滤 波、 Coif1 小 波分解 和阈 值处 理模 块，完成 64 路信号的并行滤波。滤波系数由 64-8 多路开关 并行送入 8 个 SPIHT 数 据压 缩 模块 进行 压 缩。压 缩后 由 8-1多路 开关经 通用 串行总 线（ universal serial bus， USB） 传 输模块送入上位机。 E

12、CG x(n) 分解器 MUX MUX a4 (k) 图 1 实现方法框图 1 1 FPGA 中的 FI 低通滤波实现 设计采用 31 阶等 波纹 FI 低通滤 波器 去除 100 Hz 以 上噪声， N 阶 FI 滤波实现的卷积公式为 y（ n） = h（ n） * x（ n） = h（ i） x（ n i） （ 1） i =0 式中 h（ n） 为滤波器 系数； x（ n） 为输 入信 号； y（ n） 为输出 信号； N 为滤波器阶数。 FI 滤波器在 FPGA 内由分 布式算 法（ distributed algorithm， DA） 实 现，利用 查找 表 （look-up tabl

13、e， LUT） 映射乘 积项，代替通用 乘法器的使 用 广 泛地应， 用在计算乘积和之中，是一项重要的 FPGA 技术。 2 个长度 为 N 的向量 c 与 x 的内积 y = c， x = c n x n （ 2） n =0 式中 y 为输出变量。如果系数 c n为 已知常 数， x n为 变量，则 B + 1 位有符号 DA 系统的 x n表达式 B 1 x n = 2 x B n + xb n 2 ， b= 0 b b 结合式（ 2） 和式（ 3） 可得 B 1 y = 2 f （ c n， xB n） + 2 b =0 f（ c n， xb n） （ 4） n =0 b 1 y (n)

14、 d(k) D (k) x (n) Coif1 SPIHT LP 处理 a (k) C (k) 2 2 输入 ADC i 8 FIR - USB 6 SPIHT 多路 - 2 8 LP C (k) 6 传输 a(k) 2 * 选通 x (n) 64 d (k) Coif1 阈值 i SPIHT 分解 处理 x(n) N 14 N 1 B b x n 0， 1 （ 3） x n x n b ； x n x n 。 B b N 1 N 2 、 LUT N x = x b 0， x b 1， ， xb N 1后 输出 f （ c n，xB n） 或 f（ c n， x b n） 。每个输出均由相应的

15、二次 幂加权并累 加， 在 N 次 查询循环后 即完 成了内 积 y 的 计算 。 由于 滤波 器系数 h（ n） 为偶对称常数，并 可用压 栈来实现 x （ n i）中 的移位 i，因 此，卷积 可 由内 积实 现。 Arria V FPGA 采 用 8 输入的 LUT，因 而 31 阶 的滤 波 器仅 需 4 个 LUT 即可， FI 低通滤波实现如图 2。 压线输入 reg x1531 x131 x031 LUT4 bit15 bit1 bit0 图 2 FI 低通滤波在 FPGA 中的实现方法 1 2 FPGA 中小波滤波实现方法 设计中， Coif 小 波基 的分 析 滤波 器由 M

16、allat 多 分 辨率 实现 ，既可以有 效去 除 ECG 噪 声又 有 助于 实现 数 据压 缩 。分解的层数影响了滤波 精度和压 缩性能 ，设 计采用 4 层 Coif1 小波分解 ，并选取各 尺度下 相应的 阈值完成 软阈 值去噪，以期获得更 好地 滤波效 果。方法 实现 分为 2 个部 分： 分解 缓存和系数 处理。分 解缓存 部分 使用 多相双 信道 滤波器组 来实现小波分 解，其中多 相滤波 器由简 化加法 器图（ reduced adder graph， AG） 实现，不但提高了运行速度 同时减 少 了 乘 法 器 使 用。 Coif1 小 波 的 高 频 分 析 滤 波 器

17、H（ z） 和低频分析滤波器 G（ z） 的多相实现如式（ 5） G（ z） = G0 （ z ） + z G1 （ z ） 式中 H0 （ z ） ， H1 （ z ） ， G0 （ z ） 和 G1 （ z ） 为分解后 的多相滤 波器。低通滤波后，信号经过 H（ z） 输出的 第 j 层细节 系数 和 G（ z） 输出 的 第 四 层 概貌 系 数 缓 存 至 随 机 存取 存 储 器 （ random access memory， AM） 中， j = 1， 2， 3， 4。当缓存达到 预设值时，依次从第一 至第四 层 AM 中读 出 32 个小 波系 数， d1 （ k） ， k =

18、 0， 1， ， 15； d2 （ k） ， k = 0， 1， ，7； d3 （ k） ， k = 0， 1， 2， 3； d4（ k） 和 a4（ k） ， k = 0， 1，如图 3。 1 缓存完成 第一层 第二层 第三层 第四层 图 3 分解缓存在 FPGA 中的实现方法 读出的系数依次 传入 系数处 理部 分完成 去噪，软 阈值 14 x 0 x 0 x 0 8 输入 流水线寄存器 查找表 LUT1 15 1 0 寄存器 bit15 bit1 bit0 查找表 reg +/- reg -1 8输入 2 reg LUT3 8 输入 reg 查找表 15 16 14 2 1 2 H（ z

19、） =H （ z ） + z H （z ） （ 5） 2 1 2 2 2 2 2 RAM H(z) 2 RAM d (k) G(z) 2 3 G(z) 2 1 H(z) 2 RAM G(z) 2 2 a(k) G(z) 2 分解输出 读写控制 控制模块 16 传 感 器 与 微 系 统 第 37 卷 去噪如 式（ 6 ） ，当 | | 时，令 其为 0； 否 则，令其 减去阈 值，即 0， | | 式中 与 分别 为处理 前、后的 小波 系数； 为该 尺度 下的阈值。 在实现时，小波系数分 2 路输入，一 路作为待处 理系数 直接进入去噪环节，另一路则依次经过取绝对 值、排 序和求 阈值环节来

20、求取各 层的 阈值。其 中，取绝 对值环 节将 系数 由补码 转 化 为 无 符 号 源 码。 排 序 环 节 通 过 对 绝 对 值 | dj（ k） | 排序获取各 层中位数， 32 个系 数 输入 后，每层 中相 邻两个系数构成一个 偶或奇 数比 较对，根 据比较 对的 比较 结果使能系数间的交 换，根据 总比较 结果 决定是 否完 成三 层 | dj（ k） | 的排序 。流程如 下： 1） 对于第 j 层的系数， j = 1 3 有 a 若 | dj （ 2k + 1 ） | | dj （ 2k） | ，则 | dj （ 2k + 1 ） | | dj（ 2k） | ， k = 0

21、2 1。即交换相邻系数； 否则，不变。 b 若 | dj（ 2k） | | dj（ 2k 1） | ，则 | dj（ 2k） | | dj（ 2k 1） | ， k = 1 2 1； 否则，不变。 2） 如果 | dj（ 0） | | dj（ 2 1 ） | ， j = 1 3，则排序 完成； 否则，回到步骤（ 1） 进行 下一循 环。如，当 | d3 （ 0 ） | | d3 （ 3） | 为 3， 1， 5 和 6 时，本层的排序流程如图 4，每轮对箭 头所指的奇或偶数比 较对比 较交 换，经过 5 轮后 即可 完成 由小到大排序。 round1 round2 round3 round4

22、round5 d3(3)： 6 5 5 1 1 d3(2)： 5 6 1 5 3 over d3(1)： 1 1 6 3 5 d3(0)： 3 3 3 6 6 偶数对 奇数对 偶数对 奇数对 偶数对 图 4 第三层排序示意 每层的中位数进 入求 阈值环 节后，通 过移位 加实 现与 噪声强度估计值的 乘积，求 取各 尺度下 的阈 值。去噪 环节 利用各尺度 下阈值，按照式 （ 6） 对 系数进行处 理 实 现软阈， 值的施加。处理后的高频系数 dj（ k ） 由 D i（ k） 表示，低频系 4 4 1 3 SPIHT 压缩 设 计 利 用 FPGA 的 并 行 处 理 和 可 编 程 特 性

23、，对 文 献 13中的算法进行了 改造，大幅 降低了 原算法 的复 杂度 并缩短了比较迭代等过程所用时间，提高了处理的实时性。 1 3 1 SPIHT 数据压缩实现 处理后的小波系数从第一层 D1 （ k） （ k = 0， 115 ） 至第 四层 D4 （ k） ， C4 （ k） （ k = 0， 1） 依次进入数据压缩模块。为满 足层间相关性假设，系数先通过由 AM 和地址计数 器构成 4 1 sign（ ） （ | | ） ， | | = （ 6） 4 j 4 j 5 j a （ k） C （ k） ， ， i = 1， 2，3， 4。 C （ k ） D （ k） 。 码，转源 码环

24、节将排 序后的 系数 从补码 转化 为源码 。之后 的取阈值环节则将源码中模最大值的最 高二进制数 筛选出 来，作为 初始阈值和 源码系 数一 起传入 编码 环节。编 码环 节由寄存器、选通开关、计数器、比较器和逻 辑门等组成，构 成 SPIHT 算法的实现主体，如图 5，图 中的黑 圆点表 示两个 子代总比较结果的逻辑或。 4 4 4 4 比 D3(0) D3(1) D3(2) D3(3) 2 2 2 2 D1(0) D1(1) D1(14) D1(15) 系数树 选通输出 控制模块 图 5 编码环节结构 图 5 中系数树共 有 4 层，每个方 框代 表一 个以系 数命 名的系数单元。选通

25、输出 部分由 两级 多路 开关组 成，用于 选通输出各系数单元的总比较结果、自身比 较结果、自身符 号位和子代比较结果。系数单元结构如图 6，系数模块存储 小波系数； 阈值模块存储阈值； 比较模块 存储两者 的比较结 果，大于 阈值时自 身比较结果 为 1，称 系数有意义； 否则，为 0，无意义 。符号模块是系数符号位已输出标志， 1 表示已输 出， 0 未输出； 若系数为正，自身 符号位 为 0； 否则，为 1。总 比较结果是子代和自 身比 较结果 的逻 辑或，为 1 时表 示自 身与其两个子代 中有 大于阈 值的 系数； 0，则 没有。子 代比 较结果是其两个子代总比较结果的逻辑或。 总比

26、较结果 系数 阈值输入 16 阈值 模块 符号 符号已输出标志位 子代比较结果 图 6 系数单元结构 编码环节的 SPIHT 算法实现流程为： 1） 将初始阈值 T 和小波系数 C4 （ k） 至 D1 （ k） 存入系数 树中对应的系数单元 ，并 将比 较结果 锁存 至各自 的比 较模 块，同时 存储 T 到 loop_cnt 寄存器中作 循环控制 ，之 后执行 步骤（ 2） 。 2） 判 断 loop_ cnt 是 否 为 零，如 果 为 零，则 发 出 信 号 all_zero = 1，表示输入系数全为零，执行步骤（ 6） ； 否则，转到 步骤（ 3） 。 3） 系数比较输出。系 数的

27、比较输 出流 程伪代 码如 下， 不同系数的流程 有所区 别。从 第四层 至第 一层，由左 向右 依次对系数 单元判断输出。 a if（ Di （ k） T = = 1） y = 1； 第四层 特 第三层 第二层 第一层 系数输入 16 模块 自身比较结果 16 比较 模块 自身符号位 模块 第 2 期 张光普，等： 基于 FPGA 的多通道心电信号实时滤波与压缩 17 b if（ D i（ k） = T） 对系数 D2 （ k） ， k = 0 7，包括步骤（ a） 步骤（ e） 。 4 i y = 1； Di （ k） = D i（ k） T； 对 D i（ 2k + 1） ， k = 0

28、 2 1， i = 1 4 在 比较输出 后还 c d if（ D i（ k） S = = 0） y = Di （ k） Sgn； Di （ k） S = 1； y = Di（ k） B； else y = 0； 有判断转移环节，如表 1，表中 第一行 的数字代 表判断 的顺 序，第一列为有此环节 的系数。每个数字有 2 列，第 一列为 判断条件，第二列 为当判断条件为真（ 1） 时下个比较输出的 系数，若为假（ 0） 则检查下个判断条件，以此类推，若一行的 判断条 件 均 为 假，则 执 行 步 骤 。 例 如 对 D4 （ 1） ，若 D4 （ 0） T为 1 则转移至系数 D3 （ 0）

29、 ； 若为 0 则检查 D4 （ 1） T， e else y = 0； 其中，第 i 层 k 个系数用 Di（ k） 表示； Di（ k） T 代 表该系 数的总比较结 果； Di （ k） S 代表 符 号位 已输 出 标志； D i （ k ） Sgn 代表 自身 符号 位； Di （ k） B 代表 子代 比较 结果； T 为 阈 值； y 代表输出比特。 对系数 D4 （ k） ， k = 0， 1 和 D1 （ k） ， k = 0 15，比 较输 出包括了上述步骤（ b） 和步骤（ d） 。 对系 数 D4 （ k） ， k = 0， 1 和 D3 （ k） ， k = 0 3，

30、包括 步 骤（ a） 、步骤（ b） 、步骤（ d） 和步骤（ e） 。 1 若为 1 则转移至 D3 （ 2） ； 否则，转到步骤 。 loop_cnt 右移一位，并判断是否为零。若为 0 则执行 步骤 ； 否则，转到步骤 。 将 每个系数 单元中 的阈值 右移一 位，并锁存新 的比 较结果，回到步骤 。 编码环节结束。 编码 环节输 出的 位流经 缓存 整合为 32 bits，与初 始阈 值一起由 USB 模块送入上位机。上位机则根据初始阈值和 编码数据进行解压缩与信号重建。 表 系数的判断转移环节 系数 1 2 3 4 5 6 7 8 D4（ 1） D3（ 1） D3（ 3） D2（ 1

31、） D2（ 3） D2（ 5） D4（ 0） T D4（ 1） T D3（ 0） T D3（ 1） T D3（ 2） T D3（ 3） T D3（ 0） D3（ 2） D2（ 0） D2（ 2） D2（ 4） D2（ 6） D4（ 1） T D3（ 0） T D3（ 1） T D3（ 2） T D3（ 3） T D2（ 0） B D3（ 2） D2（ 0） D2（ 2） D2（ 4） D2（ 6） D1（ 0） D3（ 1） T D3（ 2） T D3（ 3） T D2（ 0） T D2（ 1） B D2（ 2） D2（ 4） D2（ 6） D1（ 0） D1（ 2） D3（ 3） T D2（

32、 0） B D2（ 1） B D2（ 2） B D2（ 6） D1（ 0） D1（ 2） D1（ 4） D2（ 1） B D2（ 2） B D2（ 3） B D1（ 2） D1（ 4） D1（ 6） D2（ 3） B D2（ 4） B D1（ 6） D1（ 8） D2（ 5） B D1（ 10） D2（ 7） D2（ 0） B D1（ 0） D2（ 1） B D1（ 2） D2（ 2） B D1（ 4） D2（ 3） B D1（ 6） D2（ 4） B D1（ 8） D2（ 5） B D1（ 10） D2（ 6） B D1（ 12） D2（ 7） B D1（ 14） D1（ 1） D1（ 3）

33、 D2（ 1） B D2（ 2） B D1（ 2） D1（ 4） D2（ 2） B D2（ 3） B D1（ 4） D1（ 6） D2（ 3） B D2（ 4） B D1（ 6） D1（ 8） D2（ 4） B D2（ 5） B D1（ 8） D1（ 10） D2（ 5） B D1（ 10） D2（ 6） B D1（ 12） D2（ 6） B D1（ 12） D2（ 7） B D1（ 14） D2（ 7） B D1（ 14） D1（ 5） D2（ 3） B D1（ 6） D2（ 4） B D1（ 8） D2（ 5） B D1（ 10） D2（ 6） B D1（ 12） D2（ 7） B D1（

34、 14） D1（ 7） D2（ 4） B D1（ 8） D2（ 5） B D1（ 10） D2（ 6） B D1（ 12） D2（ 7） B D1（ 14） D1（ 9） D1（ 11） D1（ 13） D2（ 5） B D1（ 10） D2（ 6） B D1（ 12） D2（ 7） B D1（ 14） D2（ 6） B D1（ 12） D2（ 7） B D1（ 14） D2（ 7） B D1（ 14） 表 2 滤波前后信噪比 dB 2 实验结果 设计使用 MIT-BIH T-wave Alternans Challenge 和 Motion 17 序号 1 滤波前 SN 44 7 滤波后 S

35、N 49 9 SN 提高 5 2 Artifact Contaminated ECG 的 数 据来 验证 提 出的 方法，选 2 40 0 45 9 5 9 取的ECG 数据采样率为 500 Hz，采样精 度为 16 bits。 FI 低 通滤波器系 数 由 MATLAB 的 Filter Design Analysis 工 具 生 成，采样率 500 Hz，通带 截止 频率 100 Hz 的 31 阶等 波纹 滤 波器。图 7 为加入白噪声的 twa03m 样本滤波 前后的 对比， 图 7（ a） 为加入白噪声的信号，图 7（ b） 为软件滤波重建的信 号，图 7（ c） 为设计中硬件滤波重

36、建后的信号。 表 2 为 twa03m 样本 加入不同 强度 白噪声 后滤 波前后 的信噪比（ signal to noise ratio， SN） 。 由图 7 和 表 2 可知， 本文方法对白噪声 具有 较强的 抑制 能力，在 较强 噪 声环 境 下仍 能恢复信号的整体形态并保留重要特征；相较 于软件 3 4 5 6 7 8 9 10 平均 方差 365 34 5 31 5 29 7 26 5 24 5 21 7 19 9 42 8 39 3 38 5 36 9 32 8 31 9 28 5 27 0 6 3 4 8 7 0 7 2 6 3 7 4 6 8 7 1 6 4 0 69 18

37、5 V 0.5 0 -0.5 -1.0 0 200 400 600 800 1%000 传 1%200 感 器 与 微 系 统 表 4 序号 1 2 第 37 卷 twa03 m 的 10 个通道压缩比及压缩时间（ f =50 MHz） 压缩比 压缩时间 /时钟周期 6 7 2535 6 1 2785 5 5 V / 1.0 0.5 0 -0.5 -1.0 1.0 0.5 0 0 200 时间 t/2%ms (a)%原始信号 400 600 800 时间 t/2%ms (b)%软件滤波 1%000 1%200 3 4 5 6 7 8 9 10 9 0 6 1 8 9 8 1 7 1 8 2 6

38、 4 7 4 2058 2711 2050 2190 2428 2155 2679 2458 V -0.5 -1.0 0 200 400 600 800 1%000 1%200 平均 7 4 2405 ， FPGA 图 7 时间 t/2%ms (c)%硬件滤波 twa03m 的噪声信号和重建信号 ， 。 滤波可在 100 个 时钟 周期 内完 成，相对 于采 集速 度完 全可 以实现实时滤波。由于 FPGA 实现时滤 波器系 数量化 为整 形，波形的光滑度有所下降，但并不影 响信号 的整体 形态和 滤波 SN 滤波的 效果 同样显 著 6 4 dB 两者 去噪 能力 相当 7 4 dB， 滤 特征参数的获取。改造后的 SPIHT 算法复杂度和压 缩时间 波后 平均提高了 。 最高 达 达到 了有效 抑 显著降低，并行性和实时 性增 强，取 得了 较高 的压 缩比，减 制噪声的目的 表 3 为通道 9 的 twa03m 信号滤波后 分， 10 段压缩 的压 轻了多通道 ECG 的传输量 和存储 量的负担 ； 压 缩时间 通常 在几百个时钟周期内，为实现 多通道 ECG 的实 时处理 提供 缩比和压缩 时间 ，其中 ， 1 为 原始