pc-cfr的改进.pdf

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1、CFR(Crest Factor Reduction)，俗称削峰，就是降低信号峰均比的一种算法。现在业界比较流行的、易于实现的 CFR 算法是 PC-CFR。 PC-CFR 的核心思想是： 用频率响应在待削峰信号频带内的滤波器的冲击响应，直接去对消信号峰值的最大点，随着主要矛盾的解决、次要矛盾也就相应解决了。今天终于调试通过 CFR，CFR 的时延尽可能的少了，CFR 模块都没复位信号(个人觉得一个工程里面 99%的复位信号都是可以省略的，如果全面考虑这点，会给整个设计腾出时序余量)。因为原有的 CFR 模块的时延比较大，看别人的程序、理解别人的程序是比较痛苦的一件事，还有乘法器、RAM、CO

2、RDIC 等调用了 IP，通用性不够好，所以决定自己写一个。第一步就是分析 XILINX 的 PC-CFR，System Generator 搭建的 IP (pc_cfr_virtex5_v1_1.mdl)。不清楚PC-CFR 算法是不是 XILINX 最早提出来的，反正个人觉得 ALTERA 的 CFR 算法肯定是参考 XILINX 写的呵呵，感觉 XILINX 在无线通信这块还是要较 ALTERA 强一些。pc_cfr_virtex5_v1_1.mdl 一同有 8 个子模块：1cordic_mag_sin_cos 模块：采用cordic 算法计算信号的模值，信号的正弦、余弦值。模块的时延是

3、 10 个信号采样周期。2peak_scale 模块：计算信号峰值与削峰门限差值的正弦、余弦值。模块的时延是3 个信号采样周期。3peak_detect 模块：找峰值，要等到信号模值下降到门限下面才能确定前面的峰值是真正的峰值，而且超过门限的一批信号中，如果有多于一个的山峰，那么最大的那个峰才判定为真正的峰值。模块的时延是 3+peak_delay 个信号采样周期，peak_delay 由 peak_detect 模块给出。4peak_align 模块：峰值延时模块，让找到的峰值有固定 35 个信号采样周期的延时。模块的时延是 32-peak_delay 个信号采样周期，peak_delay

4、由 peak_detect 模块给出。所以峰值的固定延时等于3+peak_delay+32-peak_delay=35 个个信号采样周期5peak_scale_delay 模块：peak_scale 延时模块。模块的时延是 35 个信号采样周期，因为由前面可知信号的峰值也是延迟 35 个信号采样周期才给出的。6c_pulses 模块：四个 CPG 模块采用时分复用的方式工作。PC-CFR 滤波器的冲击响应与信号峰值去对消的时候，滤波器的 IQ 信号大小是受信号峰值与门限的距离决定的， 本模块实现滤波器与信号峰值与门限的差值相乘。模块的时延是 6 个信号采样周期。7data_in_delay 模

5、块：输入信号要经过延时与滤波器相应点对齐了之后再相减，才能消去相应的峰值。 延时包括两块： 一是滤波器的延时(如果 PC-CFR 滤波器的阶数为 N， 则延时(N-1)/2 个信号采样周期)，二是前面几个模块处理的延时一共 54 个信号采样周期(10(cordic_mag_sin_cos)+3(peak_scale)+35(peak_delay)+6(c_pulses)。8subtract 模块：经过延时的信号与经过缩放的 PC-CFR 滤波器相减。分析完 XILINX 的 PC-CFR IP 之后， 就开始动手自己的 PC-CFR。 方案基本参考 XILINX 算法(必须的呵呵，本人也不可能

6、提出更牛逼的算法)，有两个地方做了修改：1XILINX 的算法各个处理模块的时延都是跟信号采样周期有关系的，要想减少时延，必须在信号高速率下面做 CFR，带来的问题就是滤波器的阶数要相应的增加(原因就不说了，做这块的都清楚哈)。而本人经过仿真，内插的过程中信号的峰值是不会再生的。所以 CFR 建议还是在信号低速率下面做(可以减少滤波器的阶数，可以让 CFR 的工作时钟工作在低速率下面从而容易满足时序要求)，然后再对信号进行内插。我的设计上面的处理模块的延时都是跟 CFR 的工作时钟相关的，就是如果信号的采样率没变，而工作时钟提高的话，处理模块的时延就相应的减少了。2XILINX 的算法找峰值模

7、块，要等到信号模值下降到门限下面才能确定前面的峰值是真正的峰值，找到峰值有个固定的 35 个信号采样周期的延时， 这一块的延时还是满大的。 本人的设计里面信号峰值出现信号开始下降沿的时候，等 N 个信号采样周期没有出现更大的峰值的时候确认峰值有效 ,N 可设置范围2128。经过测试 N 设置为 2 ,CFR 就能正常工作了。所以这块就减少了 33 个信号采样周期的延时。总结：做设计不仅要清楚要做什么，还必须知道为什么要这么做。做 FPGA、做逻辑，画的时序图跟仿真出现的结果和你想要的结果是一样的，才 OK 了。如果 FPGA 硬件跑出来的结果跟预想的不一样，千万不要一开始就怀疑人家芯片、软件的问题(虽然 Xilinx、Altera 有时候还是有 bug 呵呵)，一般情况都是自己设计的问题。没有无缘无故的问题，有果必有因，不要放过任何一个问题，把在做设计的过程中所有的问题、现象都搞清楚了才能慢慢成为高手。