2022年Verilog复习题 .pdf

《2022年Verilog复习题 .pdf》由会员分享，可在线阅读，更多相关《2022年Verilog复习题 .pdf（10页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、Verilog复习题一、填空题1. 用 EDA 技术进行电子系统设计的目标是最终完成_ ASIC的设计与实现。 2. 可编程器件分为 _CPLD_和_FPGA_。3. 随着 EDA 技术的不断完善与成熟，_自顶向下 _的设计方法更多的被应用于Verilog HDL 设计当中。4. 目前国际上较大的PLD 器件制造公司有_ALtera_ 和_Xilinx_ 公司。 5. 完整的条件语句将产生_组合 _电路，不完整的条件语句将产生_时序 _电路。 6. 阻塞性赋值符号为_=_ ，非阻塞性赋值符号为_=_ 。7有限状态机分为_Moore_和 _Mealy_ 两种类型。8、EDA 缩写的含义为_电子设

2、计自动化 (Electronic Design Automation)_ 9状态机常用状态编码有_二进制 _、_格雷码 _和_独热码 _。10 Verilog HDL中任务可以调用_其他任务 _和_函数 _。11系统函数和任务函数的首字符标志为_$_，预编译指令首字符标志为_#_。12可编程逻辑器件的优化过程主要是对_速度 _和_资源 _的处理过程。13、大型数字逻辑电路设计采用的IP 核有 _软 IP_、_固 IP_和_硬 IP_。二、选择题1、已知“a =1b1; b=3b001;”那么 a,b （ C ） (A) 4b0011 (B) 3b001 (C) 4b1001 (D) 3b101

3、 2、在 verilog 中，下列语句哪个不是分支语句？（ D ）(A) if-else (B) case (C) casez (D) repeat 3、Verilog HDL语言进行电路设计方法有哪几种（8 分）自上而下的设计方法（Top-Down ）自下而上的设计方法（Bottom-Up ）综合设计的方法4、在 verilog 语言中， a=4b1011，那么 &a= （D ）(A) 4b1011 (B) 4b1111 (C) 1b1 (D) 1b0 5、在 verilog 语言中整型数据与（ C ）位寄存器数据在实际意义上是相同的。(A) 8 (B) 16 (C) 32 (D) 64 6

4、、大规模可编程器件主要有FPGA、CPLD 两类，下列对FPGA 结构与工作原理的描述中，正确的是 _C_ 。 AFPGA 全称为复杂可编程逻辑器件； BFPGA 是基于乘积项结构的可编程逻辑器件； C基于 SRAM 的 FPGA 器件，在每次上电后必须进行一次配置；D在 Altera 公司生产的器件中，MAX7000 系列属 FPGA 结构。 7. 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化） ；指出下列哪些方法是面积优化_B_。流水线设计资源共享逻辑优化串行化寄存器配平名师归纳总结 精品学习资料 - - - - - - - - - - - -

5、 - - -精心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 1 页，共 10 页 - - - - - - - - - 关键 路径法 A B C D8、下列标识符中，_A_ 是不合法的标识符。 A9moon B State0 C Not_Ack_0 D signall 9、 下列语句中，不属于并行语句的是：_D_ A. 过程语句 B assign语句 C元件例化语句 Dcase语句6、10、P,Q,R 都是 4bit的输入矢量，下面哪一种表达形式是正确的 5) 1)input P3:0,Q,R; 2)input P,Q,R3:0; 3)input P3

6、:0,Q3:0,R3:0; 4)input 3:0 P,3:0Q,0:3R; 5)input 3:0 P,Q,R; 11、请根据以下两条语句的执行，最后变量A中的值是 _。 reg 7:0 A; A=2hFF; 8b0000_0011 8h03 8b1111_1111 8b11111111三、简答题1、简要说明仿真时阻塞赋值与非阻塞赋值的区别非阻塞（ non-blocking)赋值方式( b= a)：b 的值被赋成新值a 的操作 , 并不是立刻完成的，而是在块结束时才完成；块内的多条赋值语句在块结束时同时赋值；硬件有对应的电路。阻塞（blocking)赋值方式( b = a)：b 的值立刻被赋

7、成新值a；完成该赋值语句后才能执行下一句的操作；硬件没有对应的电路，因而综合结果未知。阻塞赋值是在该语句结束是立即完成赋值操作；非阻塞赋值是在整个过程块结束是才完成赋值操作。2、 简述有限状态机FSM 分为哪两类？有何区别？有限状态机的状态编码风格主要有哪三种？根据内部结构不同可分为摩尔型状态机和米里型状态机两种。摩尔型状态机的输出只由当前状态决定，而次态由输入和现态共同决定；米里型状态机的输出由输入和现态共同决定，而次态也由输入和现态决定。状态编码主要有三种：连续二进制编码、格雷码和独热码。3、简述基于数字系统设计流程包括哪些步骤? 包括五个步骤：、设计输入： 将设计的结构和功能通过原理图或

8、硬件描述语言进行设计或编程，进行语法或逻辑检查，通过表示输入完成，否则反复检查直到无任何错误。、逻辑综合：将较高层的设计描述自动转化为较低层次描述的过程，包括行为综合，逻辑综合和版图综合或结构综合，最后生成电路逻辑网表的过程。、布局布线：将综合生成的电路网表映射到具体的目标器件中，并产生最终可下载文名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -精心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 2 页，共 10 页 - - - - - - - - - 件的过程。、仿真：就是按照逻辑功能的算法和仿真库对设计进行模拟，

9、以验证设计并排除错误的过程，包括功能仿真和时序仿真。、编程配置：将适配后生成的编程文件装入到PLD 器件的过程，根据不同器件实现编程或配置。4、简述 Verilog HDL 编程语言中函数与任务运用有什么特点？函数和任务都能独立完成相应电路功能，通过在同一模块中的调用实现相应逻辑电路功能。但它们又有以下不同：、函数中不能包含时序控制语句，对函数的调用，必须在同一仿真时刻返回。而任务可以包含时序控制语句，任务的返回时间和调用时间可以不同。、在函数中不能调用任务，而任务中可以调用其它任务和函数。但在函数中可以调用其它函数或函数自身。、函数必须包含至少一个端口，且在函数中只能定义input 端口。任

10、务可以包含0个或任何多个端口，且可以定义input、output 和 inout 端口。、函数必须返回一个值，而任务不能返回值，只能通过output 或 inout 端口来传递执行结果。5、简述 FPGA 与 CPLD 两种器件应用特点。CPLD 与 FPGA 都是通用可编程逻辑器件，均可在 EDA 仿真平台上进行数字逻辑电路设计，它们不同体现在以下几方面：FPGA 集成度和复杂度高于CPLD，所以 FPGA 可实现复杂逻辑电路设计，而 CPLD适合简单和低成本的逻辑电路设计。、 FPGA 内主要由LUT 和寄存器组成，倾向实现复杂时序逻辑电路设计，而CPLD内主要由乘积项逻辑组成，倾向实现组

11、合逻辑电路设计。、 FPGA 工艺多为SRAM 、flash 等工艺，掉电后内信息消失，所以该类型需外配存储器，而 CPLD 工艺多为EEPROM 等工艺，掉电后信息不消失，所以不用外配存储器。、FPGA 相对 CPLD 成本高，但都可以在内都镶嵌硬核和软核，实现片上系统功能。四、计算题 1、利用有限状态机，以格雷码编译方式设计一个从输出信号序列中检测出101 信号的电路图，其方块图、状态图和状态表如图表示。名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -精心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 3 页，共

12、 10 页 - - - - - - - - - Din=0Din=1S0=00SO, OS1, 0S1=01S2, 0S1, 0S2=11S0, 0S1, 1下一状态 NS 和输出 Qout目前状态 CSmodule melay(clk,Din,reset,Qout); input clk,reset; input Din; output Qout; reg Qout; parameter1:0 S0=2b00,S1=2b01,S2=2b11; reg1:0 CS; reg1:0 NS; always (posedge clk or posedge reset) begin if(reset=

13、1b01) CS=S0; else CS=NS; end always (CS or Din) begin case(CS) S0:beign if(Din=1b0) begin NS=S0; Qout=1b0; end else begin NS=S1; Qout=1b0; end end S1:begin if(Din=1b0) begin NS=S2; Qout=1b0; end else begin NS=S1; 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -精心整理归纳 精选学习资料 - - - - - - - - - - - - - - -

14、第 4 页，共 10 页 - - - - - - - - - Qout=1b0; end end S2:beign if(Din=1b0) begin NS=S0; Qout=1b0; end else begin NS=S1; Qout=1b0; end end endcase end endmodule 2、 程序注解，并说明整个程序完成的功能。module AAA ( a ,b ); output a ；input 6:0 b ；reg2:0 sum; integer i; reg a ；always (b) begin sum = 0; for(i = 0;i=6;i = i+1) i

15、f(bi) sum = sum+1; if(sum2) a = 1; else a = 0; end endmodule 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -精心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 5 页，共 10 页 - - - - - - - - - 3、设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。端口设定如下：输入端口： CLK ：时钟， RST：复位端， EN ：时钟使能端，LOAD ：置位控制端， DIN ：置位数据端；输出端口： COUT ：进位输出端，DOUT ：

16、计数输出端。module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA); input CLK ; input EN ; input RST ; input LOAD ; input 3:0 DATA ; output 3:0 DOUT ; output COUT ; reg 3:0 Q1 ; reg COUT ; assign DOUT = Q1; always (posedge CLK or negedge RST) begin if (!RST) Q1 = 0; else if (EN) begin 名师归纳总结 精品学习资料 - - - - - - - -

17、 - - - - - - -精心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 6 页，共 10 页 - - - - - - - - - if (!LOAD) Q1 = DATA; else if (Q19) Q1 = Q1+1; else Q1 = 4b0000; end end always (Q1) if (Q1=4h9) COUT = 1b1; else COUT = 1b0; endmodule 4、下面是通过case语句实现四选一电路部分程序，将横线上的语句补上，使程序形成完整功能。case(s1,s0) 2 b00:out=i0; 2 b0

18、1:out=i1; 2 b10:out=i2; 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -精心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 7 页，共 10 页 - - - - - - - - - 2 b11:out=i3; 3、标注各语句功能，指出整个程序完成的电路功能。/ 带同步清0/同步置 1(低电平有效 )的 D 触发器 . module dff_syn(q,qn,d,clk,set,reset); /定义模块为diff_syn, 端口为 q,qn,d,clk,set,reset input d,cl

19、k,set,reset; output reg q,qn; /定义端口 d,clk,set,reset为输入端口 ,reg,q,qn为输出端口always (posedge clk) /对 clk 信号上升沿有效begin if(reset) begin q=1b0;qn=1b1;end /同步清零 ,低电平有效else if(set) begin q=1b1;qn=1b0;end /同步置位 , 低电平有效else begin q=d; qn=d; end /q 输出为 d, qn 输出为非d; end endmodule /模块结束4、根据图3 给定的两个2 位全加器信号关系及实现的4位全

20、加器功能部分程序，在下列部分程序中的横线上填入必要语句，实现4 位全加器的完整功能。5、根据下列给 定的仿真输入输出波形图2，说明完成此功能的电路是什么功能电路？并写出对应的 Verilog HDL描述程序（图中clk,clr 为输入， q,c 为输出）。4 进制加法计数器2 位加法器ai bi ci sum cout 2 位加法器ai bi ci sum cout sum4(3.2) cout4 a(1.0) b(1.0) c c0 a(3.2) b(3.2) sum4(1.0) 图 3 /底层 4 位全加器程序module add2(ai,bi,ci,sum,cout); input 1:

21、0ai,bi;input ci; output 1:0sum;_; output cout;_; always (_) cout,sum=ai+bi+ci; endmodule /顶层 8 位全加器程序module fadd4(a,b,c,sum4,cout4); input 3:0a,b;input c; output 3:0 sum4output cout4; wire c0; add4 U1( ); add4 U2( ); endmodule 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -精心整理归纳 精选学习资料 - - - - - - - -

22、- - - - - - - 第 8 页，共 10 页 - - - - - - - - - module counter(clk,clr,q,c) input clk,clr; output ret1:0 q; output c; always(posedge clk or negedge clr) begin if(clr) q=2 h0; else begin if(2 h3=q) q=2 h0; else q=q+2 h1; end end assign c=(2 h3=q) endmodule 6、采用结构描述方法设计一个二进制数字半加器，输入数据ai 与 bi，并将和输出到so，进位输

23、 出到 co，给出详细设计过程。输入输出ai bi so co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 由输入输出逻辑表达式，采用与门and 和异或门xor 进行结构描述的程序如下：（6 分）module hadd (ai,bi,so,co); input ai,bi; output so,co; xor(so,si,ci); and(co,ai,bi); endmodule 6、采用结构描述方法设计一个二进制数字比较器，比较输入数据a 与 b 的大小，并分别输aibicobiaibiaibiaiso,名师归纳总结 精品学习资料 - - - - - - - - - -

24、- - - - -精心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 9 页，共 10 页 - - - - - - - - - 出到 x， y 和 z，给出详细设计过程。bazbayababx,not(not_a,a); not(not_b,b); and(ab,a,b); and(not_ab,not_a,not_b); or(x,ab,not_ab); and(y,not_a,b); and(z,a,not_b); 7、采用结构描述方法设计一个3 人竞选数字电路，输入数据 2:0 x ，要求 2 人以上为 1 表示通过，且输出为y 为 1，否则输出相反，给出详细设计过程。名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -精心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 10 页，共 10 页 - - - - - - - - -