2022年PWM模块和时钟系统模块学习笔记 .pdf

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1、学习必备欢迎下载PWM 模块1.PWM 通道占空比寄存器PWM Channel Duty Register（PWMDTY ）每个通道都有一个专用的用来设置占空比的寄存器PWMDTYx ，PWMDTYx和 PWMPERx的值共同决定了占空比的值，就是说当每个通道的count 的值计数到与PWMDTYx的值相等时，相应的输出信号就发生一次翻转。如果你设置PWMPOL 寄存器的某位PPOLx的值为 1，也就是开始的时候输出为高电平，然后当计数器数到与PWMDTYx的值后就翻转为低电平，那么PWMDTY 寄存器的值就包含了高电平的时间，再结合占空比说明一下吧PPOLx=1: 占空比 =（PWMDTYx

2、/PWMPERx ）*100% PPOLx=0: 占空比 =（PWMPERx-PWMDTYx ）/PWMPERx*100% 2.PWM 通道周期寄存器PWM Channel Period Registers(PWMPERx)每个通道都有一个专用的用来设置周期情况的寄存器（PWMPERx ） ，这个寄存器的值就决定了 PWM 通道输出信号周期的长短，如果我们已经知道的参考时钟源的值，那么就可以计算出 PWM 输出信号的周期了，计算方法如下：PWMxPeriod=ChannelClockPeriod*PWMPERx(左对齐情况下即 CAEx=0) PWMxPeriod=ChannelClockPe

3、riod*PWMPERx*2(居中对齐情况下即CAEx=1) 3. PWM 使能寄存器 PWM Enable Register(PWME)名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -精心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 1 页，共 6 页 - - - - - - - - - 学习必备欢迎下载PWME7:0分别控制着对应的8 个通道的使能，例如：PWME_PWME0=0 ：禁止通道 0 的 PWM 输出PWME_PWME7=1: 使能通道 7 的 PWM 输出3.PWM极性寄存器PWM Polarit

4、y Register(PWMPOL)PWMPOL寄存器是用来控制PWM 一开始输出时的信号高低情况，假如PPOLX设为 1，则与之相应的 PWM 通道在开始的时候输出为高电平，然后等到计数器的值与你设置的那个PWM信号的值（ PWMDTYx ）相等的时候就输出低电平。PPOL的值为 0 的时候正好与这相反。4.PWM Clock Select Register(PWM 时钟选择寄存器 ) PWMCLK寄存器是用来设置每个通道的参考时钟源的，每个通道都有2 个时钟源， 具体的为CLOCK A,CLOCK SA(0,1,4,5);CLOCK B,CLOCK SB（2,3,6,7）,例如：PWMCL

5、K_PCLK0=0; 则通道 0 选择 CLOCK A 作为时钟源PWMCLK_PCLK6=1; 则通道 6 选择 CLOCK SB 作为参考时钟源5. PWM Prescale Clock Select Register(PWMPRCLK)PWM 预分频时钟选择寄存器名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -精心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 2 页，共 6 页 - - - - - - - - - 学习必备欢迎下载PWMPRCLK的第 3 位和第 7 位没有定义，低三位用来设置CLOCK A

6、的分频， 4-6 位则设置CLOCK B的分频，以CLOCK A为例，具体值 的计算如下表：6、PWM Center Align Enable Register(PWMCAE) PWMCAE 寄存器用来设置每个通道的对齐方式，CAEx为 0 时，设置相应的通道为左对齐，CAEx为 1 时，设置相应的通道为中心对齐7、PWM Control Register (PWMCTL) 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -精心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 3 页，共 6 页 - - - - - -

7、- - - 学习必备欢迎下载PWMCTL寄存器可以控制相应通道之间的两两级联情况，以便将 PWM 口设置成16 位的输出，这样有利于提高精度，比如你设置PWMCTL_CON01=1; 那么通道 0 和通道 1 就级联成一个 16 位的 PWM 输出通道，这个16 位的 PWM 通道的输出端为通道1 的输出端口，其配置情况也由通道1 的相应寄存器去设置。8、PWM Scale A Rerister(PWMSCLA)PWMSCLA寄存器是用来将CLOCK A寄存器继续压缩分频，以产生 CLOCK SA, 具体的计算公式如下：CLOCK SA=CLOCK/2*PWMSCLA 注意：当PWMSCLA为

8、 0 的时候实际上是满标度值，也就是将COLCK A 512 分频寄存器各位如下所示9、PWM Scale B Register(PWMSCLB)该寄存器的使用情况和PWMSCLA一样，这里不累述，具体可参考上面一段名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -精心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 4 页，共 6 页 - - - - - - - - - 学习必备欢迎下载时钟系统模块1.CLKSEL ：时钟选择寄存器（ Clock Select Register）CLKSEL=0;/锁存器时钟关PLLS

9、EL 位，选定锁相环(PLL Select)位，置为 1 选定锁相环时钟。0：系统时钟来自晶振1：系统时钟来自锁相环2.PLLCTL ：锁相环控制寄存器（ CRG IPLL Control Register）CME 位，时钟监控允许位(Clock MonitorEnable)， CME=1 时，时钟监控允许； CME=0 时禁止；PLLON 位，锁相环电路允许位，PLLON 1 时，锁相环电路允许；=0 时禁止。FM1, FM0：IPLL 频率调制使能位这两位是用来减少噪声用的，任何时候都可以写，除了PLLSEL=1 时SCME: 自时钟模式使能位。 正常模式可以写一次， 特殊模式 anyti

10、me 。当工作在自时钟模式（ SCME=1）时，不能被清除。SCME l 时，探测到外部晶振失效时产生复位信号；SCME= 0 时，探测到外部晶振失效时进入自给时钟方式。通常，单片机的片内寄存器在CPU 复位时都是清0的。在此，注意到，这个锁相环控制寄存器见 PLLCTL 在复位后有 2位为 1，在没有全面掌握某个CPU 的特性之前， 尽可能使用复位后的默认参数是一条原则，这可以使系统初始化的处理尽量简单。使用默认参数，可以不对 PLLCTL 寄存器做任何初始化。对于复位后清零的寄存器恐怕要想一想这些名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -精心整理

11、归纳 精选学习资料 - - - - - - - - - - - - - - - 第 5 页，共 6 页 - - - - - - - - - 学习必备欢迎下载O 参数是否合理，是否能工作。3.SYNR ：CRG 合成器寄存器（ CRG Synthesizer Register）SYNDIV 由 SYNR 寄存器的 0-5位设定：注意其写入条件。 PLLSEL=1 ，即在 PLL启动后写无效了SYNR 寄存器的 7、6位设定条件如下4.REFDV:CRG 参考分频寄存器（ Reference Divider Register）REFDIV 由REVDV 寄存器的 0-5 位决定：名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -精心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 6 页，共 6 页 - - - - - - - - -