VHDL语言编写BCD码60进制加法计数器.doc
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1、Four short words sum up what has lifted most successful individuals above the crowd: a little bit more.-author-dateVHDL语言编写BCD码60进制加法计数器VHDL语言编写BCD码60进制加法计数器VHDL语言编写BCD码60进制加法计数器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT60 IS PORT
2、( CLK,EN,CR :IN STD_LOGIC; LD :IN STD_LOGIC; D :IN STD_LOGIC_VECTOR(7 DOWNTO 0); CO : OUT STD_LOGIC; Q :OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END CNT60;ARCHITECTURE a OF CNT60 ISSIGNAL QN :STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN CO=1 WHEN(QN=X59 AND EN=1) ELSE0;PROCESS(CLK,CR)BEGIN IF (CR=0)THEN QN=X00; EL
3、SE IF (CLKEVENT AND CLK=1) THEN IF (LD=0) THEN QN=D; ELSIF(EN=1) THEN IF QN(3 DOWNTO 0)=9 THEN QN(3 DOWNTO 0)=0000; IF QN(7 DOWNTO 4)=5 THEN QN(7 DOWNTO 4)=0000; ELSE QN(7 DOWNTO 4)= QN(7 DOWNTO 4)+1; END IF; ELSE QN(3 DOWNTO 0)= QN(3 DOWNTO 0)+1; END IF ; END IF; END IF ;END IF;END PROCESS;Q=QN;end a;-
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