数电慕课习题汇总.docx

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1、*数电慕课习题汇总（含全部答案）2. 将二进制数(1010 0110 1100)B 转换成十六进制数是 A6C.3. 将二进制数B 转换成八进制数是 .4. 将十六进制数H 转换成十进制数是 .5. 十进制数10 的 8 位带符号二进制数的原码及补码表示分别是1000 1010， 1111 01106. 带符号二进制补码 0101 1001 和 1101 0011 所表示的十进制数分别为 89,-45将二进制数B 转换成十进制数是 .第一章1.7. 用 8 位二进制补码计算 12+21 所得结果为 0010 00018. 用 8 位二进制补码计算 12129 时，所得结果会产生溢出，若出现溢出

2、，解决办法是只有进行位扩展。9. 十进制数 8 的 5421BCD 码表示为101110. 字符Y 的ASCII 码的十六进制数表示为5911. 将十六进制数H 转换成二进制数是010012. 8 位二进制补码(1111 1111)B 所对应的十进制数真实值是-113. 8 位无符号二进制数可以表示的最大十进制数为 256。14. 二进制码 1010 转换成格雷码为 1111。15.二进制代码中 8421BCD 码、格雷码等都是有权码，而余 3 码、余3 循环码等都是无权码。16. 当关注各信号之间的逻辑关系而不用考虑数字电路的翻转特性时，可将数字波形画成理想的波形。 17. 将十进制数转换为

3、二进制数，整数部分和小数部分需要分开进行。整数部分的转换方法是连续除以 2 直到商为 0，每一步的余数作为二进制数的一位数字，最先获得的余数是二进制数的最低位，最后获得的是其最高位；小数部分的转换方法是连续乘以2 直到满足误差要求，每一步取乘积的整数部分作为二进制数的一位数字，同样地，最先获得的整数部分是二进制数的最低位，最后获得的是其最高位。 18. 无符号二进制数 1001 和 0011 的差等于 0110 19. 无符号二进制数 1001 和 0101 的乘积等于 (101101)B 20. 十进制数 25 的 8 位二进制补码表示为 ()B21. 8 位二进制补码所表示的数值范围为25

4、6 +255 22. 格雷码 10110 转换为二进制码后是 11011!23. 字符S 的ASCII 码值（1010011）在最高位设置奇校验位后，它的二进制表示为24. 将一个八进制数写成（）25.第二章1. 逻辑表达式A+BC=(A+B)( A+C)2函数的对偶式为。3. 函数6. 当时，同一逻辑函数的两个最小项0 。7.18. 设，为函数 F的两个最大项，=1。4. 最小项的逻辑相邻项为。L= AB+B+BCD=B!5. 标准与或式是由最小项相或构成的逻辑表达式。9. 四个逻辑相邻的最小项合并，可以消去 2 个因子10. 4 变量逻辑函数的卡诺图中，有_4_个方格与对应的方格相邻11.

5、 函数,的卡诺图表示如下，他们之间的逻辑关系是 。12. 若逻辑函数则F 和 G 相与的结果为.13. 若逻辑函数则F 和 G 相或的结果为 1 A.B.14.15. 求一个逻辑函数L 的对偶式时，下列说法不正确的是.A.保持原式中的运算顺序不变。B.常数中的“1”换成“0”，“0”换成“1”C.原变量换成反变量，反变量换成原变量。16. 使逻辑函数为 1 的最小项有 7 个。D.把L 中的“与”换成“或”，“或”换成“与”17. 如果规定只能使用非门和 2 输入与非门来实现L=AB+AC，则正确的逻辑图是.C.(D.18. 已知函数L(A，B，C，D)的卡诺图如图所示，则函数L 的最简与-或

6、表达式为。19. 已知函数L(A，B，C，D)的卡诺图如图所示，则函数L 的最简与-或表达式为。25.。26. 逻辑函数的结果为B.27. 已知函数L(A，B，C，D)的卡诺图如图所示，则函数L 的最简与-或表达式为。20. 下列等式成立的是+AC+BC=AB+BCC. (A+B)(A+C)=A+BC+AB=AB.21. 已知A + B = A+ C，则B = C。22. 已知AB =AC，则B = C。23.个变量的乘积项，在乘积项n个变量的最小项是包含全部 n中每个变量只能以原变量的形式出现一次。24. 用卡诺图化简一个逻辑函数，得到的最简与或式可能不是唯一的。28. 已知函数L(A，B，

7、C，D)的卡诺图如图所示，则函数L 的最简与-或表达式为。第三章1. 电路如图所示，输出端 L 的表达式为。、2. 分析下图所示电路，输出函数 F 的表达式为。3. 已知二变量输入逻辑门的输入 A、B 和输出 F 的波形如图所示，则该逻辑电路为无法判断。A.B.5. 一个译码器若有 100 个译码输出端，则译码器地址输入端至少有 7 个。6.下列电路中，属于组合逻辑电路的是 。4. 一个十六路数据选择器，其地址输入（选择控制端输入）端有 4 个。A.计数器B.译码器C.寄存器D.触发器7. 组合逻辑电路中的竞争冒险是由 门电路的延时 引起的。8.一位 8421 BCD 码译码器的数据输入线与译

8、码输出线的组合是。:4:6:10:109. 设计一个对 1000 个符号进行二进制编码，则至少要10位二进制数码。10. 设计一个裁判表决电路。裁判组由三个人组成：主裁判A、副裁判 B 和 C。在判定一次比赛的结果时必须按照如下原则：只有当两个或两个以上裁判支持，并且其中有一个为主裁判时，比赛结果的裁决才有效。令A、B、C 为 1 表示支持，为0 表示反对。裁决Y 为 1 表示有效，为 0 表示无效。能够实现该电路功能的是Y=AB+AC。11. 当七段显示译码器的七个输出端状态为abcdefg=0011111 时（高电平有效），译码器输入状态（8421BCD 码）应为 0110 。12.下列表

9、达式中不存在竞争冒险的有。C.D.13. 函数，当变量的取值为B=C=0。 将不出现冒险现象。14. 用 3-8 线译码器 74HC138 可以构成 6-64 线译码器，需要9片 74HC1381 6. 多路数据分配器可以直接由译码器来实现。15. 为了使 74HC138 正常工作，使能输入端、和的电平应是1 0 0。17. 用两片 4 位比较器 74HC85 串联接成 8 位数值比较器时，低位片中的、所接的电平应为0 0 1。1 8. 如图所示电路中，Y的最小项表达式是Y=m(1,2,4,7,8,11,13,14)#19. 逻辑函数 L的卡诺图如图所示，以下关于 L的最简与或表达式正确的是.

10、A.B.C.22. 实现两个一位二进制数和来自低位的进位相加的电路叫全加器。23. 组合逻辑电路通常由逻辑门和触发器组合而成。D.20. 逻辑函数 L的卡诺图如图所示，以下关于 L的最简与或表达式正确的是.%A.B.C.D.21. 实现两个一位二进制数相加的电路叫全加器。;24. 普通编码器的 2 个或 2 个以上的输入同时为有效信号时，输出将出现错误编码。25. 当 2 个或 2 个以上的输入同时为有效信号时，优先编码器将只对优先级别高的输入进行编码。26. 串行进位加法器的缺点是运算速度慢，优点是电路结构简单。超前进位加法器的优点是运算速度快，缺点是电路结构复杂。27. 当一个逻辑门的两个

11、输入端的信号同时向相反方向变化，而变化的时间有差异的现象，称为竞争。由竞争而可能产生输出干扰毛刺的现象称为冒险。28. 常用的消除组合逻辑电路中竞争冒险的方法有三种：发现并消除可能出现的互补变量运算、增加选通控制信号和使用滤波电路。29. 二进制译码器的作用是将输入的代码译成特定的信号输出。第四章1. 如下图所示电路构成的锁存器，以下哪组R,S 输入信号将导致相应信号撤销后，电路进入不确定状态2. 指出下图所示电路构成的锁存器为哪种类型的锁存器3. 下图是 D 锁存器定时图，在中，表示输入信号 D 建立时间的是，表示输入信号 D 保持时间的是。4.以下关于锁存器和触发器描述正确的是5. 试指出

12、下图所示电路对 CP 信号的敏感类型】A.锁存器是脉冲边沿敏感器件，触发器是脉冲电平敏感器件B.锁存器和触发器都是脉冲电平敏感器件C.锁存器是脉冲电平敏感器件，触发器是脉冲边沿敏感器件D.锁存器和触发器都是脉冲边沿敏感器件6. 下图是 D 触发器的定时图，表示输入信号 D 建立时间的是，表示输入信号D 保持时间的是。7. 当输入端 S 和 R 为，由或非门构成的基本SR 锁存器会出现不稳定状态。8. 当输入端 S 和 R 为，由或非门构成的基本SR 锁存器保持原状态不变。9. 用或非门构成的基本SR 锁存器，其特性方程中，约束条件为SR=0。这说明两个输入信号。（10. 当输入端 和为，由与非

13、门构成的基本SR 锁存器会出现不稳定状态。11. 对于门控 D 锁存器来说，在条件下，输出端 Q 总是等于输入的数据 D。12. 触发器有个稳定状态，它可以存储 1 位二进制码，存储 8 位二进制信息需要个触发器13. 触发器被清零（复位）后，Q 和端的状态分别为和。14. 触发器的输出逻辑电平从 1 到 0 或从 0 到 1 的转换称为15. 触发器 CP 输入端的三角形符号指的是16. 下降沿触发的边沿 JK 触发器在 CP 下降沿到来之前 J=1、K=0，而 CP 下降沿到来之后变为 J=0、K=1，则触发器的状态为17. 假定锁存器的初始状态为 0。对于下图所示的电路和输入波形，输出端

14、Q的波形图为。18. 假设电路的初始状态为 Q= 1，对于下图所示的电路和输入波形，输出端Q 和图为。的波形19. 在下图中，假设触发器的初态均为0，则Q 的波形图为。20. 用 CMOS 电路 74HCT02 或非门构成消除机械开关抖动影响的电路及开关S 由位置A 到 B 时波形如图所示，试确定 Q 端的波形为。21. 下图是 D锁存器定时图，下列说法正确的是。22. 由 D 触发器构成 JK 触发器的电路是.23. 在下图所示电路中，能完成T触发器逻辑功能的电路有.24. 在图示电路中，能完成的逻辑功能的电路有.25在图示电路中，能完成的逻辑功能的电路有.触发器在 JK 输入信号的作用下可

15、以工作在4 个状态置 1，置 0，保持和翻转。27. JK 触发器当 JK 都为 1 时，下一个状态维持与现态一致。28. T 触发器的下一状态与 T 输入信号保持一致。29. 触发器的保持时间是指在有效电平转换之前，数据必须保持不变的时间间隔。30. 下图两个非门构成的电路就是一个最基本的的双稳态电路。在接通电源后，它可能随机地进入 0 状态或 1 状态，且能长期保持这一位二进制数据不变。但因为没有控制机构， 所以无法在工作时改变和控制它的状态，从而不能作为存储电路使用。第五章2.有一同步时序电路， 由三个上升沿触发的 D触发器构成， 其控制输入，则该电路可产生循环长度为 7的序列，设起始状

16、态，由输出，则此序列为。3. 用n 个触发器构成计数器，可得到的最大计数容量（即计数模）为。(1. 一个 8421 BCD 码计数器至少需要个触发器。4. 如图所示的数字逻辑部件。其中各方框中均是用模N的计数器作 N次分频器，则A 处的频率是 400 kHz，B 处的频率是 40 kHz，C 处的频率是。5. 某时序电路的输入为 X，输出为 Z，状态按该电路的逻辑功能是。排序，其状态转换真值表如下所示，则A 模4加法计数器 B模3可逆计数器C. 模4可逆计数器D. 模4减法计数器6. 有鸟，鸟总1s1两个状态，条件 可确定和不等价。A 状态不同B. 输出相同 C 输出不同D. 状态相同7. 同

17、步时序电路中触发器的数目为N，状态数为 M，则两者的关系为。A. M 它 NB_ M?.:2 c_ ( N-1)2令氐 N2 D. 2N雪 1 A. B巳，者脰订以c. r:l D. A26. 某单稳态触发器延时电路如下图所示，该电路输出信号。的上升沿相对于丁的上升沿的延时时间约为。A. 0.7R 斗 2巳 07R扣 1c. 0.7R1 臼D.（i 嘈 7R IL 7. 一单稳态触发器消除噪声电路如下图，要求该单稳态触发器的暂稳态时c.，且江JC釭VCC. 74121.“间 。A. 仅大于陛声信号脉宽B. 仅小于信号脉宽C. 小节 邸 颐，耳 启 浩 峨 捻几 大于飞芦 脑， 且小于信号脉宽8. 已知一施密特触发器电路结构如下，该施密特触发器