全并行-逐次逼近混合型模数转换器的设计与研究-余文成.docx

《全并行-逐次逼近混合型模数转换器的设计与研究-余文成.docx》由会员分享，可在线阅读，更多相关《全并行-逐次逼近混合型模数转换器的设计与研究-余文成.docx（88页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、单位代码： 1035? _ 密级： 公开 学 号： 2014170608 分类号： TN47 Hefei University of Technology 硕士学位论文 MASTER DEGREE THESIS 论文题目： 全并行一逐次逼近馄合型模数 转换器的设计与研究 学位类别： _ 专业硕士 _ 专业名称： 电子与通信工程 作者姓名： _ 余文成 _ 导师姓名： 张章 副教授 完成时间： _ 2017年 4月 _ 合 肥工业大 专业硕士学位论文 学 Y3196202 全并行一逐次逼近混合型模数转换器的设 计与实现 作者姓名： _ 佘文成 . 指导教师： _ 张章副教授 专业名称： _ 电子

2、与通信工程 研究方向： _ 微波电路与微波器件 2017年 4月 A Dissertation Submitted for the Degree of Master Designs and researches of hybrid A/D converter based on Flash-SAR By Yu Wencheng Hefei University of Technology Hefei, Anhui, P.R.China Apirl, 2017 合肥工业大学 本论文经答辩委员会全体委员审查，确认符合合肥工业大学 专业硕士学位论文质量要求。 答辩委员会签名（工作单位、职称、姓名 ）

3、主席： 委员： 学位论文独创性声明 本人郑重声明：所呈交的学位论文是本人在导师指导下进行独立研宄工作所 取得的成果。据我所知，除了文中特别加以标注和致谢的内容外，论文中不包含 其他人已经发表或撰写过的研宄成果，也不包含为获得 合肥工业大学 或其 他教育机构的学位或证书而使用过的材料。对本文成果做出贡献的个人和集体， 本人已在论文中作了明确的说明，并表示谢意。 学位论文中表达的观点纯属作者本人观点，与合肥工业大学无关。 学位论文作者签名： 签名日期： oiofj年（ :月日 学位论文版权使用授权书 本学位论文作者完全了解 合肥工业大学 有关保留、使用学位论文的规 定，即：除保密期内的涉密学位论文

4、外，学校有权保存并向国家有关部门或机构 送交论文的复印件和电子光盘，允许论文被查阅或借阅。本人授权 合肥工业大 学可以将本学位论文的全部或部分内容编入有关数据库 ,允许采用影印、缩印 或扫描等复制手段保存、汇编学位论文。 (保密的学位论文在解密后适用本授权书 ) 学位论文作者签名 : k 成 签 名 日 期 ： 年 f月 2日 厶一 指导教师签名： 签名曰期 ： 之 /7年铲月义曰 论文作者毕业去向 工作单位： 联系电话： E1 a i 1 : 通讯地址： 邮政编码 : 致谢 光阴荏苒，岁月如梭，转眼间短暂而又充实的三年研究生生活即将结束。这 两年半是我人生中最难忘的时光之一，这期间我经历了很

5、多挫折与失败，同时也 得到了许多人的帮助与鼓励，坚定了我的信心，驱散了心中的困惑。在论文完成 之际，谨在此向所有帮助鼓励和帮助过我的人表示衷心的感谢。 首先我要诚挚的感谢我的导师张章副教授。在两年半的研宄生生涯中，张老 师不仅在在科研工作和论文写作中对我进行了严格地要求和悉心地指导，在 _生活 上也给予了我很多关怀与照顾。张老师对科学研宄的严谨作风、对集成电路方向 敏锐的洞察力和前瞻性深深地影响了包括我在内的所有实验室同学。也正是由于 张老师的大力支持，我才得 以确立并坚持自己的研宂方向。张老师给了我去复旦 大学专用集成电路与系统国家重点实验室交流学习的机会，开阔了我的眼界，加 深了我对集成电

6、路设计的认识。 其次要感谢梅健平师兄、谢溪铮师兄在课题研宂中给予我耐性的帮助。进入 实验室以后，在梅健平师兄的指导下，我学会了电路仿真及分析的方法，学会用 Cadence软件设计电路。另外，梅健平师兄细心的指导我设计了一款 Pipeline ADC， 正是在设计这款 ADC时，让我学会了在电路设计中怎么发现问题和解决问题。 谢溪铮师兄在我完成毕业设计的电路中，给了重要的帮助。 还 有感谢跟我同届的周宇澄、丁婧、曾剑敏这几位同学，正是有你们的陪伴， 让我的生活不那么枯燥。在学习上，我们互相勉励，分享学习方法与心得， -起 讨论学术问题共同进步。在生活上 ，一 起玩耍 ，一 起打闹 ，一 起分享快

7、乐与悲伤。 总而言之，是你们让我的研宄生两年平 .的学习与生活丰富多彩，收获良多，与你 们在一起走过的这段愉快又难忘是岁月，我很幸运。 最后，感谢我的父母，是他们的支持、关心和照顾使我能够安心完成硕士期 间的学习，是他们的教诲使我顺利完成了学业，我会在接下来的工作中继续努力， 成为父母的骄傲。 作者：余文成 2017年3月 11日 摘要 随着 CMOS半导体工艺的迅速发展，数字信号处理技术得到了很大提高。 相对于模拟信号，数字信号有着更高的可靠性、简便性以及灵活性等优点，因此 数字信号处理己成为现代信号处理的主流方式。模数转换器 (Analog-to-Digital, ADC)作为连接模拟信号

8、和数字信号的纽带，需要先将自然界中的模拟信号转换 成数字信号后，系统才能利用数字信号处理的方式处理模拟信号。因此，人们对 ADC的需求越来越强烈，同时对其研宄也日益受到关注。逐次逼近型 (successive approximation register, SAR) ADC因其结构简单、功耗低、面积小等优点而获得 广泛运用。基于传统结构的 N比特 SAR ADC每完成一次转换都需要进行 N次 比较，而每次的比较速度又受限于电容型数模转换器 (Digital to Analog Converter, DAC)的建立时间和逻辑控制电路的传递延迟。因此，传统结构的这种缺陷阻碍 了 SARADC向高速

9、高精度领域的发展。全并行模数转换器 （ Flash ADC)由于 结构和工作原理相对简单，因此其转换速度非常高 。但是随着 ADC位数的增加， 其面积和功耗成指数型增长，因此给 ADC的高精度设计带来了挑战。全并行一 逐次逼近混合型模数转换器 （ Flash-SARADC)是一种将 FlashADC和 SARADC 各自的优点相结合的新型 ADC结构，由于其在面积、速度、功耗以及精度方面 具冇较好的折中，因此得到了广泛的研宄。 本文首先对 Flash-SAR ADC的工作原理和系统结构进行了阐述，同时详细 分析了其结构中存在的非理想因素，并提出了相应的解决方案。接着，本文在对 现有的开关策略进

10、行分析和对比的基础上，提出了一种高位电容 跳过与复用的开 关策略，从而大幅度优化了电荷再分配型 DAC的动态功耗和面积。相对于 MCS 开关策略，提出的开关策略使电容阵列所需的电容总数减小一半，电平切换功耗 降低 81.22%。然后，详细介绍了关键电路的设计，并给出了系统仿真结果。最 后，本文采用 SMIC0.18mCMOS混合信号工艺设计了一款 10位 l MS/s Hash- SAR混合型 ADC。 所设汁的 ADC采用 “3+8” 的两极流水线结构，最后通过冗 余位数字校准电路得到 10位的量化精度。 电路仿真结果表明：当采样信号的频率为 lOOMS/s， 输入信号的频率为 48.144

11、53125MHz的满幅正弦差分信号时的输出信号的无杂散波动态范围 (STOR) 为 75.879dB、信号噪声失真比 (SNDR)为 61.37dB、 有效位数 (ENOB)位 9.902位； 当采样频率为 lOOMS/s,输入信号频率为 1.07421875MHz， 工艺角为 FF时 ， ADC 的 3卩尺为 78.669(113，5仙 11为 61.839(13，丑 为 9.980 1;当工艺角为 11 时， ADC的 SFDR为 76.201dB,SNDR为 61.15dB， ENOB为 9.865bit;当工艺 角为 SS 时 ， ADC 的 SFDR 为 76.937dB, SNDR

12、 为 60.594dB， ENOB 为 9.773 bit。 提出的 Flash-SAR ADC在 1.8V电源电压和 Nyquist输入信号下，芯片功耗 为 2.41mW， 品质因数 （ Figure of merit， FOM)为 25,19ff/ccmversioii-step. 关键字：全并行模数转换器；逐次逼近型模数转换器；开关切换策略；高位电容 跳过与复用 ABSTRACT With the rapid development of CMOS technology, the digital signal processing technology has been greatly

13、improved. Compared with the analog signal, digital signal has higher reliability, simplicity and flexibility, etc., so that digital signal processing has became the mainstream of modem signal processing methods. Analog-to-digital converter (ADC) that is a bridge between analog and digital signals ne

14、eds to convert analog signals in nature into digital forms firstly and the system then use digital signal processing method to deal with analog signals. So, the demand for ADC is growing, and its research is gaining in popularity. The successive approximation register (SAR) ADC is widely used due to

15、 its simple structure, power efficiency and small size characteristics. N-bit SAR ADC with traditional structure requires N comparisons to complete one conversion, and the speed of each comparison is limited by the settling time of the capacitive DAC and the delay of logic control circuit. Therefore

16、, this defect hindered the development of SAR ADC to high-speed and high-resolution field. Flash ADC has high conversion speed due to its simple structure and working principle. Its area and power consumption exponentially grow with the increase in the number of ADC bit. It is a great challenge to d

17、esign a Flash ADC with high resolution. Flash-SAR ADC is a new ADC structure which combines the advantages of Flash ADC and SAR ADC and has been widely researched due to the perfect trade-off between area, speed, power, and resolution. In this thesis, the principle and system structure of Flash-S AR

18、 ADC are introduced firstly. Meanwhile, the non-ideal factors in Flash-SAR ADC are discussed with corresponding solutions. Next, based on analysis and comparison of the existing switching algorithms, a novel .algorithm named Higher Capacitor Skipped or Reused (HCSR) is put forward, which greatly imp

19、roves the dynamic power consumption and chip area of the charge redistribution DAC. Compared with the MCS scheme, the proposed switching scheme reduces the capacitor requirement by almost 50% and improves the average switching energy efficiency by 81.22%. Then, the key blocks of designed ADC are int

20、roduced in detail, and the simulation results are shown. Finally, a 10-bit lOOMS/s Flash-SAR hybrid ADC is presented in SMIC 0.18|im mixed signal CMOS technology. The proposed ADC is two-stage pipeline ADC with a “3+8” structure, which achieves 10 bit resolution by redundancy digital error correctio

21、n circuit. The simulation results show that the Flash-SAR ADC achieves 75.879dB SFDR, 61.37dB SNDR and 9.902 bit ENOB with Nyquist input frequency at the sampling rate of lOOMS/s. When the frequency of input signal is 1.07421875MHz and process comer is FF, the ADC achieves 78.669dB SFDR, 61.839dB SN

22、DR and 9.980 bit ENOB. When process comer is TT, it achieves 76.20 ldB SFDR, 61.15dB SNDR and 9.865 bit ENOB. When process comer is SS, it achieves 76.937dB SFDR, 60.594dB SNDR and 9.773 bit ENOB. The proposed Flash-SAR ADC consumes 2.41mW from 1.8V and offers a good energy efficiency of 25.19f3/conversion-step. KEYWORDS: Flash ADC; SAR ADC; switching algorithm; higher capacitor skipped or reused