2022年正弦发生器模块方案 .pdf

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1、个人资料整理仅限学习使用SinCtrlAlteraDSPBuilderProductSignalTapII通过本例的学习可以掌握DSP Builder 的使用方法。这个简单的正弦波发生器，主要由4部分构成： IncCount 是阶梯信号发生模块，产生一个按时钟线性递增的地址信号，送往SinLUT。SinLUT 是一个正弦函数值的查找表模块，由递增的地址获得正弦波的离散值输出。由 SinLUT 输出的 8 位正弦波数据经过一个延时模块Delay 后，送往 Product 乘法模块，与SinCtrl 相乘， SinCtrl 是一位输入，SinCtrl 通过 Product 完成对正弦波输出有无的控

2、制。SinOut 是整个正弦波发生器模块的输出，送往D/A 即可获得正弦波模拟输出信号。5.2.1 建立设计模型1 ）运行 Matlab ，Matlab 的主窗口被分成3 部分： Command Window、Workspace/Current Directory、Command History。2 ）建立工作目录。在建立一个新的设计模型前，先要建立一个文件夹，作为工作目录，来保存相应的设计文件，在进行设计之前要先切换到该文件夹下。新建和切换到工作目录可以在命令窗口中使用Matlab 命令，也可以在 Current Directory窗口中实现。 3 ）启动 Simulink ，建立模型。在命

3、令窗口中，键入 Simulink ，按回车键，启动Matlab 图形化仿真工具Simulink ，出现了Simulink Library Browser窗口，在窗口的左侧为Simulink Library 列表，右侧窗口显示的则是，被选中的库中的组件、子模块列表。安装完DSP Builder 之后，在Simulink 库列表中可以看到 Altera DSP Builder的库出现在列表中。在下面设计中，主要使用该库中的组件、模块来完成各项设计，再使用Simulink 库来完成模型的仿真和验证。选择File 菜单，然后单击new，在弹出的子菜单中选择Model ，出现了一个未命名的模型窗口。4

4、）放置SignalCompiler 。单击 Simulink 库列表中的Altera DSP ，单击 Altlab 项，使之展开。选中右侧窗口中的SignalCompiler组件，按住鼠标左键拖放到新模型窗口中。也可以单击右键，选择 Add to untitled，这里 untitled是指我们新建的未命名的模型文件。在选中SignalCompiler模块后，在Simulink 窗口中的提示栏里会显示对应模块的说明，简单的功能介绍。可以看到SignalCompiler的介绍为“Converts Model Files to VHDL files.” 即为进行模型文件mdl 到 VHDL 文件的

5、转换，所以SignalCompiler是进行任何DSP 系统设计必须要添加的模块。选中SignalCompiler选中 Help for the SignalCompiler block。可以了解怎样使用 SignalCompiler的具体信息。也可以按照此方法获得其它的模块相应的帮助信息。精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 1 页，共 24 页个人资料整理仅限学习使用5 ）添加 Increment Decrement模块。 Increment Decrement模块是 DSP Builder 库中Arithmetic子库中的模块。选中

6、Altera DSP Builder中的 Arithmetic子库，然后在其中选择Increment Decrement模块。然后按照添加SignalCompiler的方法将Increment Decrement 添加到模型文件中。7 ）添加正弦查找表。在Altera DSP Builder库的 Gate &Control子库中找到查找表模块LUT，把 LUT 拖放到新建模型窗口，将LUT 模块的名字修改为“ SinLUT ”。双击 SInLUT 模块，打开模块参数设置对话框“Block Parameters： SinLUT” 。把输出位宽设为8；查找表地址设为6；总线数据类型Bus Type

7、 选择为有符号整数 Signed Integer；在 Matlab Array编辑框中输入计算查找表内容的计算式。在这里使用sin 函数， sin 函数的调用格式为：sin 其中 pi 就是常数，这是 Matlab 中的语法。上式的数值变化范围是 -127+127 ，恰好是8 位二进制数可以表示的最大值，所以8 位的输出值位宽可以表示上式所描述的正弦波形。如果将SinLUT 模块的总线数据类型设置为无符号整数Unsigned Integer ，且输出位宽改为10，若想得到完成满度的波形输出，应将表达式改为：511*sin(0:2*pi/26:2*pi+512 选中 ” Use LPM ” LP

8、M: Library of Parameterized Modules 参数化模块），如果选中” Use LPM ”的话， Quartus II 将利用目标器件中的嵌入式RAM 来构成 SinLUT，即将生成的正弦波数据放在嵌入式RAM 构成的 ROM 中，这样可以节省大量的逻辑资源，否则SinLUT 只能用芯片中的LCs 来构成。选中”Register Address” ，选中此选项会生成输入地址总线，如果目标器件是Straitix 或者 Cyclone ，并且选中了LPM选项，用户必须选中”Register Address”选项。 8 ）添加 Delay 模块。在Altera DSP Bu

9、ilder 库中，选中Storage 子库下的Delay 模块，拖放到新建模型窗口。Delay 模块可以实现延时的功能，在这里可以使用其默认参数设置。精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 3 页，共 24 页个人资料整理仅限学习使用在 Delay 模块的参数设置的对话框中，参数Depth 是描述信号延时深度的参数。当Depth为 1，模块传输函数为1/Z ，通过 Delay 模块的信号被延时一个时钟周期；当Depth 为整数 n 时，其传输函数为1Zn，通过 Delay 模块的信号将被延时n 个时钟周期。 Delay 模块在硬件上采用寄存

10、器来实现，所以Delay 模块被放在Storage 子库中。 Clock Phase Selection 参数主要是控制采样的。当设置为1 表示 Delay 模块总处于使能状态，所用的数据都通过 Delay 模块。如果设置为10 则每隔一个脉冲处于使能状态，那么每隔一个的数据才能通过 Delay 模块。如设置为0100，表示 Delay 模块在每4 个时钟中第二个时钟是处于使能，那么每4 个数据只有第二个数据可以通过。9 ）添加断口SinCtrl。在 Altera DSP Builder 库中选择IO & BUS 子库，找到AltBus 模块，拖放到新建模型窗口中。修改AltBus模块的名字为

11、SinCtrl 。SinCtrl 是一个 1 位输入端口。双击SinCtrl 模块，打开模块参数设置对话窗口。设置SInCtrl 的 Bus Type 为”Single Bit”，Node Type 参数为 ”Input Port”。精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 4 页，共 24 页个人资料整理仅限学习使用10 ）添加 Product 乘法）模块。在Altera DSP Builder库中选择 Arithmetic子库，找到Product 模块。将之拖放到新建模型窗口中去，这里Product 有两个输入一个是经过Delay 的 S

12、inLUT 输出，另一个是一位端口SinCtrl ，Product 实现了 SinCtrl 对 SinLUT 查找表输出的控制。双击Product 模块，打开Product 模块参数设置对话框。其中Pipeline 添加输出端口Out。在 Altera DSP Builder库中，选择IO & BUS 子库，找到AltBus 模块，拖放到信件模型窗口中，修改AltBus 模块的名字为Out。精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 5 页，共 24 页个人资料整理仅限学习使用Out 是一个 8 位输出端口，接到FPGA的输出引脚，与片外的8

13、位 D/A 转换器相接， D/A转换模块将数字信号转化成模拟信号。双击Out 模块，打开参数设置对话框，设置Out 的Bus Type 为” Signed Integer” , Node Type参数为 ” Output Port”，然后单击Apply ，然后修改”Number of bits”为 8。 Saturate 选项如果被选中，则当输出大于要表达的值的最大正值或负值，则输出被强制为最大的正值或负值。若此选项未被选中，则最高位MSB 被截断。此选项对输入端口和常数节点类型是无效的。12 ）保存设计文件。放置完Out 模块，把新建模型中的DSP Builder 模块连接起来，这样就完成了

14、一个正弦波发生器的DSP Builder模型设计。在进行仿真验证和SignalCompiler 编译之前，先把设计保存起来。单击File 菜单，选择Save 操作，取名并保存。本例中，新建模型取名Sinout ，生成模型文件Sinout.mdl 。模型保存之后，先要对模型进行仿真验证，如通过验证，则使用SignalCompiler进行编译将mdl 文件转换为VHDL 文件。 5.2.2 Simulink模型仿真Matlab 的 Simulink 环境具有强大的图形化仿真验证的功能。用DSP Builder 模块设计好的模型，可以在simulink 中进行算法级、系统级仿真验证。对一个模型进行仿

15、真需要施加合适的激励，在特定的观察点添加必须的观察模块。1. 加入 Step 模块本例中，先加入一个step 阶跃模块），来实现模拟SinCtrl 的按键使能操作。在simulink 的 simulink 基本库中，选择 Source 子库，把其中的Step 模块拖放到Sinout 模型窗口中去，并将其与SinCtrl 的输入端口相连。注意：凡是来自Altera DSP Builder库以外的模块，SignalCompiler都不能将其转换成硬件描述语言的模块。2. 添加波形观察模块在Simulink 中选择 Simulink 库，展开Simulink 库，选中其中的Sinks 子库，把Sco

16、pe 示波器）模块拖放到SinOut 模型窗口中去。双击该模块，打开的是一个Scope 窗口。如图5-11 所示，图中只有一个信号的波形观察窗口，若希望可以多观察记录信号，可以通过添加多个Scope 模块的方法来实现，也可以通过修改Scope 的参数来实现Scope 模块中的观察窗口数。3. Scope 模块参数设置用鼠标单击Scope 模块窗口上侧工具栏的第二个按钮：Parameters ，弹出参数设置对话框，以进行参数设置。在 Scope 参数设置对话框中有两个设置页：General 和 Data History 。在 General 页中，改变 Number of axes 为 2。在单

17、击OK 按钮后，可以看到Scope 窗口出现了两个波形观察窗。精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 6 页，共 24 页个人资料整理仅限学习使用每个观察窗可以独立地观察信号波形。同时Scope 模块也多了一个输入端，将SinCtrl 的信号接到这一新增的输入端，作为参考信号。4. 设置仿真激励先设置模型的仿真激励。在SinOut 模型中，只有一个输入端口SinCtrl ，需要设置与之相连的Step 模块。双击Step 模块，在弹出的Step 模块参数设置对话框中设置对其输入端口SinCtrl 施加的激励。各参数值的含义如下：阶跃时刻Ste

18、p time ）： Step 模块的输出在该时刻发生阶跃，默认值为 1，单位为秒。初始值Initial value）：在阶跃时刻的之前的Step 模块的输出值，默认值为 0。终值 Final value ）：在阶跃时刻之后Step 模块的输出值，默认值为1。采样时刻Sample time）： Step 模块输出的采样频率。设置Step time为 30，则在 30 秒时该模块会发生输出值的阶跃。初始值设为0，那么在 30 秒时刻之前，不输出正弦波；终值设为1。Sample time设为 0，设为 0 的话，在大的和小的时间间隔都进行采样，设成0 的模块被称作连续采样；设成1 的话，则只在大的时

19、间间隔上采样。选中底部的两项选择：“ Interpret vector parameters as 1-D” 和 “ Enable zerocrossing detection” 在 SInOut 模型窗口中，单击Simulation 菜单，在下拉菜单中选择Simulation parameters。将弹出SinOut模型的仿真参数设置对话框：”Configuration Parameters: SinOut/configuration”。精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 7 页，共 24 页个人资料整理仅限学习使用仿真参数设置对话框

20、共有7 个选项页： Solver、Data Import/Export、Optimization 、Diagnostics 、Hardware Implementation、 Model Referencing、Real-Time Workshop。其中”Solver ” 页中完成仿真时的基本时间设置、计算器和解算器:2*pi+128。然后将输出端口Out 的 Bus Type 改为 ” Unsigned integer”类型。修改完成之后，进行仿真，可以看到输出的波形都在0 以上。5.2.3 使用 SignalCompiler进行从算法到硬件实现在 Matlab 中完成仿真验证后，就要把设计

21、转换到硬件上加以实现。通过DSP Builder 可以获得针对特定FPGA芯片的 HDL 代码。 1. 分析模型双击SinOut 模型中的 ”SignalCompiler ”图标启动 DSP Builder ，出现如下的窗口：单击 ”Analyze”按钮， SignalCompiler将会对模精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 8 页，共 24 页个人资料整理仅限学习使用型进行分析，检查模型有无错误。如果设计存在错误，将会停止分析过程，并在Matlab 软件的命令窗口中给出相关信息。如果设计不存在错误，则在分析结束后打开”SignalC

22、ompiler ”窗口。 Simulink 具有强大的错误定位能力，对许多错误可以在simulink模型中直接定位，用不同的颜色来标示有错误的模块。如果SignalCompiler分析当前的DSP 模型有错误时，必须修改正确才能继续下面的设计流程。2. 设置 SignalCompiler 在 SignalCompiler 窗口中，要进行一些必要的设置。SignalCompiler窗口大致上可以分为3 个功能部分：左上为工程设置选项Project Setting Options ；右上为硬件的编译流程Hardware Compilation；下方为信息框Messages。精选学习资料 - - -

23、 - - - - - - 名师归纳总结 - - - - - - -第 9 页，共 24 页个人资料整理仅限学习使用SingalCompiler的设置集中在工程设置选项部分。在Device 下拉选择框中选择目标器件的系列。这里只能选择器件的系列，不能指定具体的器件型号，这需要由Quartus II自动决定使用该器件系列中的某一个具体型号的器件，或在手动流程中由用户指定。在Synthesis 综合）下拉选择框中，可以选择综合器，共有3 个选项： Mentor 的LeonardoSpectrum综合器； Synplicity 的 Synplify 综合器； Altera 的 Quartus II ，

24、Quartus II 是 FPGA/CPLD 的集成开发环境，其内含综合功能。在Optimization优化）下拉选择框，指明在综合、适配过程中的优化策略，是优先对面积Area ）优化还是速度优化Speed ）的选择，即资源占用优先还是性能优先。工程设置选项部分的下部是一些选项页，包括下面的内容： Main Clock ：系统主时钟的周期的设置；Reset：系统复位信号的设置；Signal Tap II ：嵌入式逻辑分析仪的设置；Testbench ：仿真测试文件生成的选择；SOPC info: SOPC相关设置。 Main Clock 的缺省值为20ns，即对应50MHz 的频率。如果要使用

25、第三方的仿真软件 Generated top level file Sinout.vhd Completed MDL to VHDL conversion See Sinout_DspBuilder_Report.html report file for additional information 以上提示说明了：产生了Sinout.vhd的顶层文件，完成了mdl精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 10 页，共 24 页个人资料整理仅限学习使用文件到 VHDL 文件的转换，更多的信息，参看Sinout_DspBuilder_Repor

26、t.htm文件，点击Report File 按钮即可。 4. 综合单击步骤2 的图标，执行综合过程，这里选择的综合工具是Quartus II ，综合后生成Atom Netlist网表）文件，以供第三步适配过程使用。综合过程完成之后，信息框中会给出此工程的一些信息：如器件的系列，使用的逻辑宏单元的数目、触发器的数目、引脚数、RAM 容量等。详细的信息也是参照上面提到的工程报告文件。5. Quartus II适配单击步骤3 的图标，调用Quartus II完成编译适配过程，生成编程文件：pof 文件和 sof 文件。单击Report 按钮，查看详细的报告信息。以上的三个步骤可以分开单步执行，也可以

27、点击execute steps 1,2 and 3”，一步执行。 6. 编程完成了以上三步操作之后， program device的图标由不可用编程可用 由灰变亮），连接好硬件便可以进行下载了。但在下在之前，还要做一些必要的仿真和测试：使用ModelSim 进行 RTL 级仿真，使用 Quartus II 进行时序仿真，进行硬件测试等。5.2.4 使用 ModelSim 进行 RTL 级仿真在 Simulink 中已经对模型进行过仿真验证，但是是属于系统级的验证，并没有对生成的VHDL 代码进行过仿真。事实上，由Mdl 文件转化而来的VHDL 描述是 RTL 级的，而在simulink 中的模

28、型仿真是算法级的，转换后的代码实现可能与mdl 模型描述的情况不完全相符。这就需要针对生成的RTL 级 VHDL 代码进行功能仿真。当在SignalCompiler设置窗口中的 Testbench 页中选中 ”Generate Stimuli for VHDL Testbench”，DSPBuilder 在 mdl 转换到 VHDL 的过程中会生成对HDL 仿真器 ModelSim 的测试文件。ModelSim 是 Mentor Graphics 的子公司Model Technology 的产品， ModelSim 是业界最优秀的HDL 语言仿真器，具有快速的仿真性能和最先进的调试能力，支持众

29、多的ASIC 和 FPGA 厂家库，是作FPGA、ASIC 设计的 RTL 级和门级电路仿真的首选。是唯一的单内核支持VHDL 和 Verilog 混合仿真的仿真器，全面支持VHDL 和 Verilog 语言的 IEEE 标准，以及IEEE VITAL 1076.4 95 标准，支持C 语言功能调用,支持 C 模型、基于SWIFT 的 SmartModel 逻辑模型和硬件模型的仿真。它具有丰富而又易用的图形用户界面，提供最友好的调试环境，为加快调试提供强有力的手段。仿真方法：启动ModelSim 软件，选择Tools 菜单下的Execute Macro ，在打开的文件选择对话框中切换到SinO

30、ut 模型 SinOut.mdl 文件所在的目录，选择tb_SinOut.tcl ，ModelSim 执行 tb_SinOut.tcl ，开启仿真，随后会自动打开wave 窗口，显示仿真结果。精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 11 页，共 24 页个人资料整理仅限学习使用但是显示的结果是以数字形式显示的，与simulink 中的仿真结果没有可比性。为了能够进行对比，要改变输出波形的显示方式。选中”tb_sinout/outu”,单击右键，在弹出菜单中选择 properties ，出现 wave properties窗口，缺省显示的Vi

31、ew 页面。精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 12 页，共 24 页个人资料整理仅限学习使用在对话框中将Radix 项的内容设为 ”Unsigned”。然后点击Format 页，在 Format 页中将Format 设成 Analog ，Height 设成 100， Scale 设成 0.4 ，然后点击OK。精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 13 页，共 24 页个人资料整理仅限学习使用5.2.5 使用 Quartus II 进行时序仿真ModelSim 软件只能实现对设计电

32、路的功能仿真，其仿真结果没有反映电路的硬件的真实情况。为了使我们的设计与真实的电路更加接近，进行设计的时序仿真是非常必要的。SignalCompiler已经生成了用于quartus II进行时序仿真的激励文件sinout.vec 和相关仿真文件，如sinout_quartus.tcl，可以很容易地在quartus II中实现时序仿真，在quartus II进行时序仿真的步骤如下：启动quartus II集成开发环境，执行File 菜单的 Open Project的操作，在弹出的Open Project的对话框中，选择Sinout 模型所在的目录，打开该目录，打开DSP Builder 为 Qu

33、artus II建立的设计工程Sinout ，并在工程中打开VHDL 顶层设计文件sinout.vhd 。在 SignalCompiler中的编译过程中，我们已经指定了器件为 Cyclone II系列了，但是在Quartus II中进行时序仿真时，需要指定器件的具体型号。执行 Assignments菜单的 Device命令，为本设计选择目标芯片EP2C35F672C8。然后执行 Processing 菜单的 Start Compilation命令对 sinout.vhd顶层文件进行编译。编译结束后，执行 Processing 菜单的 Start Simulation命令，启动时序仿真。在仿真过

34、程结束之后，出现 quartus II 仿真波形界面，显示仿真结果。精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 14 页，共 24 页个人资料整理仅限学习使用通过观察仿真波形来检查设计的工程是否满足时序要求。也可以运行TimeQuest Timing Analyzer ，生成时序分析报告，来获取时序仿真的数据。精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 15 页，共 24 页个人资料整理仅限学习使用5.2.6 硬件实现与测试经过 RTL 级和时序仿真之后，还要将设计下载到芯片中进行实现和测试。进

35、行硬件测试时，需要使用开发平台上的DAC 器件将正弦波信号发生器所输出的数字信号转换为模拟信号，然后将模拟信号接到示波器上。要使用DAC 器件，需要将平台上的拨码开关的MODUL_SEL1 设置成 “ ON”状态，将MODUL_SEL2 和 MODUL_SEL3 设置成 “ OFF”状态。开发平台上的DAC 模块由一个并行8 位 DAC 器件和一个并行DAC 电压基准源组成，并行8 位 DAC 器件采用 Analog Device 公司的 AD7302 芯片，工作电压为2.7 伏到 5.5 伏，功耗小适合于电池驱动应用，具有高速寄存器和双缓冲接口逻辑以及可与并行微处理器和DSP 兼容的接口，将

36、产生的8 位数据连接到并行ADC 的输入管脚，再给三个功能选择管脚相应的输入信号，使得DAC 能够正常工作。三个功能管脚为/B 、WR 和 CS。 /B 通道选择信号，低电平选择A 通道，高电平选择B通道； 写信号，低电平有效；片选信号，低电平有效。根据AD7302 芯片的工作原理，需要在sinout.vhd文件中加入三个输出引脚，并且进行赋值。在端口说明中加入如下的语句：dac_ab : out std_logic。dac_wr : out std_logic。 dac_cs : out_std_logic。 在结构体中加入如下的语句：dac_ab = 0。 选择 A 通道 dac_wr =

37、 0。 dac_cs = 0。 接下来进行引脚所定，如下表所示：精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 16 页，共 24 页个人资料整理仅限学习使用引脚锁定之后进行工程的编译，编译成功可以将设计下载到目标器件中去。此时在D/A 输出通道可以用示波器观察到数字信号转换成的模拟信号波形。5.2.7 使用嵌入式逻辑分析仪SignalTap II进行测试只进行工程的软件仿真远远不够，必须还要进行硬件仿真，使用传统的硬件方法进行测试会有如下的一些缺点：缺少空余I/O 引脚。设计中器件的选择依据设计规模而定，通常所选器件的I/O 引脚数目和设计的需求

38、是恰好匹配的。I/O 引脚难以引出。设计者为减小电路板的面积，大都采用细间距工艺技术，在不改变PCB板布线的情况下引出I/O 引脚非常困难。接逻辑分析仪有改变FPGA设计中信号原来状态的可能，因此难以保证信号的正确性。传统的逻辑分析仪价格昂贵，将会加重设计方的经济负担。针对传统硬件测试的局限，Altera 公司和 Xilinx 公司分别推出了基于JTAG 的内部逻辑分析仪，Altera 公司的嵌入式逻辑分析仪为SignalTap 。嵌入式逻辑分析仪可以随设计文件一起下载到目标芯片中，通过JTAG 引脚捕捉目标芯片内部设计者感兴趣的信号节点处的信息，而又不影响系统的正常工作。嵌入式逻辑分析仪将测

39、得的信号样本暂存与目标器件中的嵌入式RAM 中，然后通过器件的 JTAG 端口或 ByteBlaster 下载线将采得的信息传给计算机进行分析。嵌入式逻辑分析仪 SignalTap II允许对设计中的所有层次的模块的信号节点进行测试，可以使用多时钟驱精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 17 页，共 24 页个人资料整理仅限学习使用动。 SignalTap II具有可以灵活配置的特点，下面会介绍到。嵌入式逻辑分析仪的三项主要优点：它们的使用不增加引脚。可通过FPGA 上已有的专门JTAG 引脚访问，即使没有其它可用引脚，这种调试方法也能得

40、到内部可视能力。简单的探测。探测包括把结点路由到内部逻辑分析仪的输入，不需要担心为得到有效信息，应如何连接到电路板上，也不存在信号完整性问题。内核是便宜的。FPGA厂商把他们的业务模型建立于用芯片所获取价值的基础上，所以所用的调试IP 通常能以低于 $1,000 美元的价格获得。但是，从嵌入式的逻辑分析仪的工作原理可以看出，嵌入式逻辑分析仪也有一些缺点：内核的尺寸限制了FPGA中逻辑资源的利用。此外由于波形数据占用FPGA 内部存储器，使信号采样的数据量有限。设计工程师必须放弃把内部存储器用于调试，存储器的利用取决于系统的设计。内部逻辑分析仪只工作于状态模式。它们捕获的数据与规定的时钟同步，而

41、不能提供信号定时关系。这里应用嵌入式逻辑分析仪对正弦波发生器进行测试，同时也可以掌握SignalTap II的基本使用方。在使用SignalTap II进行测试之前应该现对工程sinout 进行引脚分配，引脚少了硬件测试用的DAC 模块的引脚。引脚分配使用的方法见第二章，引脚分配完毕后，进行工程的编译，编译结束后就可以进行 SignalTap II 的设置了。使用SignalTap II 嵌入式逻辑分析仪进行测试的步骤如下：1 ）打开 SignalCompiler转换成的sinout.qpf ，选择 file 菜单，点击new，出现 new 窗口，在其中选择 other files页，选择Si

42、gnalTap II file，出现 SignalTap II编辑窗口。精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 18 页，共 24 页个人资料整理仅限学习使用2 ）调入待测信号。首先右键单击Instance Manager栏下的 Instance 下面的auto_signaltap_0，在弹出菜单中选择rename ，将其更名为sinoutsignal 。sinoutsignal代表一组待测信号，现在将待测信号加入到其中。在sinoutsignal栏下的空白处双击，会弹出 Node Finder 窗口，单击list 按钮，会出现和该工程相关

43、的所有信号，包括内部信号。选择输出总线信号sinout 。单击 OK 按钮即将选择的信号加入到SignalTap II信号观察窗。精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 19 页，共 24 页个人资料整理仅限学习使用精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 20 页，共 24 页个人资料整理仅限学习使用Node Finder 窗口添加了观察信号的SignalTap II编辑窗口3 ）设置 SignalTap II 在 SignalTap II的 Setup 页中，单击全屏按钮，右上角图标。

44、出现全屏编辑窗口。首先设置逻辑分析仪的工作时钟Clock，单击 Clock 栏左侧的 ”按钮，出现 Node Finder 窗口，选中工程的主时钟clock 作为逻辑分析仪的采样时钟；然后在Data栏中的 Sample Depth下拉框中选择1K。这个采样深度适用于一个Instance 所有的信号，所以必须根据测试要求、信号数量、以及工程占用ESB/M4K 存储模块的数量，综合来确定采样深度，以免发生ESB/M4K 不够的情况。精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 21 页，共 24 页个人资料整理仅限学习使用SignalTap II的全

45、屏编辑窗口然后根据测试的要求，指定缓冲获的模式Buffer Acquisition mode），在 Buffer Acquisition mode 栏中有两种缓冲：一种为环形缓冲Circular ）；另一种为分段缓冲字样，此为自动识别到的FPGA芯片。 4 ）SignalTap II文件存盘选择文件菜单点击Save，将 SignalTap II 存盘，缺省的文件名为stp1.stp ，用户也可以自己命名。单击保存会出现” Do you want to enable stp1.stp for the current project”的对话框，选择“ 是“ ，表示同意，下次再次编译时，将该Sign

46、alTap II文件和工程文件一起综合、适配，然后一起下载到目标芯片中去。如果点击 “ 否 “ ，则需要自己设置，方法是选择菜单Assignments ，点击 Settings ，出现Settings 窗口，在Category 栏中选择SignalTap II Logic Analyzer。选中 Enable SignalTap II Logic Analyzer，在 SignalTap II File name处选择已经存盘的SignalTap II 文件。将 SignalTap II 文件与工程捆绑SignalTap II 逻辑分析仪是为了测试而加入工程中的，当测试结束后，在生成最终的设计

47、时，应该将SignalTap II 逻辑分析仪从工程中去掉，方法就是在图中关闭Enable SignalTap II Logic Analyzer选项，重新编译、下载即可。5 ）编译下载首先选择Processing 菜单，点击Start Compilation，启动全程编译。编译结束后，SignalTap II 的观精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 23 页，共 24 页个人资料整理仅限学习使用察窗通常会自动打开，如果没有打开，或新启动SignalTap II 逻辑分析仪，可选择Tools菜单中的 SignalTap II logic

48、 Analyzer，启动 SignalTap II 逻辑分析仪。综合编译完成以后，将 sinout.sof 的工程文件下载到FPGA 芯片。 6 ）测试分析。下载完成后，点击烧写完成后，点击工具栏按钮的Auto Analysis按钮运行逻辑分析仪。为了便于观察，在sinout 栏点击右键，在弹出的对话框中选择Bus Display Format栏的 Unsigned Line Chart选项。否则，显示的数据是二进制的波形，看不出正弦波的形状。本工程由于存在SinCtril 控制信号，而且在步骤 3 ）中将其作为触发，只有当SinCtrl 为 1 时，才进行数据的采集，显示到DATA 窗口。本例中，SinCtrl 分配的引脚对应着实验箱上的F1 按钮，按下F1 按钮则窗口中出现正弦波，否则没有数据。SignalTap II的 Data 窗口中的正弦波形精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 24 页，共 24 页