cpu结构及存储器.ppt

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1、cpu结构及存储器结构及存储器 AH ALBH BL CLCH DH DL SP BP DI SI通 用 寄 存 器 CSDS SS ES I P 内部暂存器 总线 控制 逻辑 1 234 AX BX CX DX数据总线运 运 算 寄 存器 A L U 标志寄存器 外部总线 8088 8位 8086 16位 指令对列 8086为 6 字节16 位 执行 控制 电路 执行单元EU总线接口单元 地址加法器20 位 16 位 段寄存器指令指针 （BIU） 物理地址物理地址: : 存储单元的实际地址。存储单元的实际地址。 逻辑地址逻辑地址：编程用的地址，常用段基址和段内偏移量来表：编程用的地址，常用段

2、基址和段内偏移量来表示。示。 有效地址有效地址EAEA（Effective Address)Effective Address)：常把段内偏移量称为：常把段内偏移量称为有效地址有效地址EAEA。 8086 8086 地址的形成地址的形成：1 1、几个概念、几个概念存储器地址的注意事项：存储器地址的注意事项：（1 1）对存储器的任一位置的访问都是在该位置所在的段基对存储器的任一位置的访问都是在该位置所在的段基址下进行的。址下进行的。n如访问一个地址如访问一个地址C C85F:109A85F:109A对应的对应的物理物理地址为地址为C85F0+109A=C968AHC85F0+109A=C968A

3、H（2 2）同一个物理地址可以采取不同的逻辑地址形式表示，同一个物理地址可以采取不同的逻辑地址形式表示，其数学意义说明同一个和可由多种加数构成；从几何分其数学意义说明同一个和可由多种加数构成；从几何分布的角度说明不同的段可以相互重叠。布的角度说明不同的段可以相互重叠。n例如：地址例如：地址12345H12345H可以表示为可以表示为1200:0345H 1200:0345H 或或1230:0045H1230:0045H二、二、80868086的管脚和功能的管脚和功能 1 1、几个概念和几个较特殊的引脚、几个概念和几个较特殊的引脚 多路总线多路总线 同一总线既作地址线又作数据线，同一总线既作地址

4、线又作数据线，靠时间和锁存器来加以区分，称之多路总线，又称靠时间和锁存器来加以区分，称之多路总线，又称为地址与数据总线的分时复用。为地址与数据总线的分时复用。 20 20 根地址线中，高根地址线中，高4 4位是地址和状态复用，位是地址和状态复用， 低低1616位是地址和数据复用。位是地址和数据复用。 二、二、80868086的管脚和功能的管脚和功能 8086 8086与与8088 8088 管脚的不同：管脚的不同： a)a)第第2828脚，信号电平恰相反。脚，信号电平恰相反。 b)b)第第3434脚，脚，8088 8088 用作状态，用作状态，8086 8086 用作用作BHEBHE（BUS

5、BUS High EnableHigh Enable），当），当BHE=0BHE=0，说明数据总线中高，说明数据总线中高8 8位位有效。之所以有这个区别，因为有效。之所以有这个区别，因为80868086的数据线是的数据线是1616位的，它既可以传送高位的，它既可以传送高8 8位，也可以传送低位，也可以传送低8 8位，位，还可以一次传送还可以一次传送1616位，这时就要靠位，这时就要靠BHEBHE和和A0A0两个信两个信号来加以控制，请看号来加以控制，请看P70P70表表3-63-6。二、二、80868086的管脚和功能的管脚和功能复位引脚复位引脚RESET RESET 信号既要有一定的幅度，又

6、要有一定的宽度信号既要有一定的幅度，又要有一定的宽度，才能将，才能将CPU复位，常用于机器的热启动，一旦清复位，常用于机器的热启动，一旦清零后，几乎所有的寄存器都被置零，只有零后，几乎所有的寄存器都被置零，只有CS=FFFFH IP=0000H ，所以复位后，程序必然从，所以复位后，程序必然从FFFFOH 的内存单元开始执行，因此一般此处就是的内存单元开始执行，因此一般此处就是操作系统起始程序的入口，有的则是在此安排一条操作系统起始程序的入口，有的则是在此安排一条跳转指令，来进入系统的主程序。（跳转指令，来进入系统的主程序。（P60表表3-3)一、一、8284时钟发生器时钟发生器RESETRE

7、ADYCLKOSCPCLKRESRDY10+5V等待电路等待电路14.31818MHZ8284RESETREADYCLK14.318MHZ2.385MHZ8086/8088OOODQCLKODI 0DO 0STBOE。8282引脚及内部结构图引脚及内部结构图。DI 0 DI 7输入端输入端DO 0 DO7输出端输出端OE/允许控制（低电平有效）允许控制（低电平有效）STB锁存信号锁存信号高电平允许（通过）高电平允许（通过）低电平禁止（锁存）低电平禁止（锁存）三、地址锁存器三、地址锁存器8282 （74LS373）DI 7DO78282 是是Intel公司专门与公司专门与80系列系列CPU配配套

8、的芯片之一，是地址锁存器，也可套的芯片之一，是地址锁存器，也可以用以用74LS373等锁存芯片替代，用来锁等锁存芯片替代，用来锁存存20 位地址。位地址。AO BOOO。OOET A1A7。 B1 B7。接接DEN接接DT/R 8286DEN = 0OE = 0当当DT/R=0时，时，BA当当DT/R = 1时，时， A B8286引脚及内部结构图引脚及内部结构图128911121819四、总线驱动器四、总线驱动器8286（或（或74LS245）80868086最小方式微计算机组成最小方式微计算机组成82848284RDYRDYRESETRESETREADYREADYVcCVcCMN/MX#M

9、N/MX#CLKCLKREADYREADYRESETRESET80868086CPUCPU82828282OEOE82868286OEOEA19-A16A19-A16AD15-AD0AD15-AD0ADDRESSADDRESSADDR./DATAADDR./DATAINTRINTRINTRINTRT TMEMORYMEMORYI/OI/OINTERFACEINTERFACEDATADATA BUSBUSADDRRESS BUSADDRRESS BUSRESRESRDRDWRWRINTAINTAHOLDHOLDHLDAHLDASTBSTBBHEBHEBHEBHECLOCKCLOCKGENERAT

10、ORGENERATORVccVccM/IM/IO OALEALEOROR82838283OROR82838283HOLDHOLDHLDAHLDADENDENDT/R#DT/R#DATADATADATADATA第二章 8086引脚和最大最小系统 238086在最小模式下的典型配置在最小模式下的典型配置 DENDT/RM/IOWRRDHOLDHLDAINTRINTACLK收发器收发器8286（两片）（两片）数据总线（数据总线（16根）根）控制总线控制总线READYRESET8086MN/MX+5VA0 A19D0 D15CPU产生产生VccVcc82848284RES#RES# RDY RDYRE

11、ADYREADY MN/MX# MN/MX#S0#S0#S1#S1#S2#S2#CLKCLKREADYREADYRESETRESET80868086CPUCPUBHE#BHE#BQ#/GT0#BQ#/GT0#BQ#/GT1#BQ#/GT1#INTRINTRLOCK#LOCK#A19-A16A19-A16AD15-AD0AD15-AD082888288CLKCLKS0#S0#S1#S1#S2#S2#DENDENDT/R#DT/R#ALEALEAMWC#AMWC#AIOWC#AIOWC#INTA#INTA#MRDC#MRDC#MWTC#MWTC#IORC#IORC#IOWC#IOWC#8282 *

12、3OE#OE#T T8282 X3OE#OE#DIDISTBSTBBHE#BHE# ADDRESSADDRESSADDR./DATAADDR./DATABHE#BHE#MEMORYMEMORYI/0I/0INTERFACEINTERFACEADDR SUBADDR SUBDATA BUSDATA BUSINTRINTRLOCK#LOCK#D0D080868086最大方式微计算机组成最大方式微计算机组成五、时序与总线周期五、时序与总线周期一、时钟周期：由计算机的主频决定（主一、时钟周期：由计算机的主频决定（主频的倒数），用频的倒数），用 T 表示。表示。二、总线周期：二、总线周期：8086/80

13、88通过总线对存储通过总线对存储器或器或 I/O接口进行一次访接口进行一次访 问所用的时间问所用的时间称为一个总线周期。称为一个总线周期。三、指令周期：三、指令周期：CPU从主存取一条指令并从主存取一条指令并执行该条指令所用的时间，它可以包含执行该条指令所用的时间，它可以包含若干个总线周期。若干个总线周期。四、一个总线周期至少包括四、一个总线周期至少包括 4 个时钟周期。个时钟周期。五、时序与总线周期五、时序与总线周期.T1T2T3T4T3TwT4Tw叫等待周期五、五、 T1 T4工作情况工作情况CLK总线周期六六 系统的总线操作系统的总线操作1. 最小系统模式下的总线读操作最小系统模式下的总

14、线读操作2. 最小系统模式下的总线写操作最小系统模式下的总线写操作3. 系统的复位和启动操作4. 中断响应总线周期中断响应总线周期5. 最小系统模式下的总线保持最小系统模式下的总线保持六六 8086/8088的存储器组织的存储器组织字节和字的地址。字节和字的地址。字传送：高字节数字传送：高字节数 高地址高地址 低字节数低字节数 低地址低地址 (反之同样反之同样) 一、用段来组织逻辑空间一、用段来组织逻辑空间 1、每段最长可达、每段最长可达 64K字节字节 2、各段起始地址能被、各段起始地址能被 16 整除。（低整除。（低 4 位为位为 0 ） 3、各段之间可分开、部分或完全重叠、可首尾相接。、

15、各段之间可分开、部分或完全重叠、可首尾相接。 4、根据各段的用途将其定义为、根据各段的用途将其定义为CS、DS、ES、SS段。并用偏移段。并用偏移 地址（距段起址的字节距离）表示被访问单元。地址（距段起址的字节距离）表示被访问单元。 通常在通常在CS中用中用 IP 表示偏移量，表示偏移量，SS中用中用 SP、BP，DS中用中用 BX、SI、DI、数值、数值 。 00000H00001H01001H01002H1234H5678H34H12H78H56H.二、实际地址的形成二、实际地址的形成实际地址：实际地址：20 位位逻辑地址：逻辑地址： 段基址段基址 （段寄存器的内容）（段寄存器的内容）16

16、位位 偏移地址（字节距离）偏移地址（字节距离）16位位 一个实际地址可用多个逻辑地址表示。一个实际地址可用多个逻辑地址表示。 实际地址的形成（实际地址的形成（BIU完成）完成）段段 基基 址址 16 位位偏偏 移移 地地 址址 16 位位实实 际际 地地 址址 20 位位0 0 0 0+002C3H002C0H002B0H3H13H三、三、8086用两个存储体来组织实际存储空间用两个存储体来组织实际存储空间 奇地址奇地址偶地址偶地址00001H00003H00000H00002HFFFFEHFFFFFH.BHEA0A0 A19 BHED8 D15D0 D7地址交叉地址交叉排列排列8086D0

17、D15对准字装配对准字装配 : 偶地址作为字的地址偶地址作为字的地址非对准字装配非对准字装配 : 奇地址作为字的地址奇地址作为字的地址CPU 8088 由于只有由于只有8位数据线位数据线,地址顺序排列。地址顺序排列。七七 8086/8088的堆栈的堆栈建栈建栈 MOV AX ，1050H MOV SS ，AX MOV SP ，000 EH 进栈进栈 PUSH AX （设 AX=1234H PUSH BX （设 BX=5CF8H）进栈前进栈前SP和和SS的值的值出栈操作：先栈顶内容出栈，再修改出栈操作：先栈顶内容出栈，再修改SP，使，使SP加加2。（字操作）。（字操作）出栈出栈 POP CX P

18、OP DS 8086/8088中断向量表中断向量表。类型类型 0类型类型 1类型类型 2类型类型 3类型类型 4 类型类型 5 0000：0000H 0000：0003H 0000：0004H0000：0007H0000：0008H 0000：000BH 0000：000CH 0000：000FH 0000：0010H 0000：0013H 除数为除数为0中断中断单步中断层单步中断层 非屏蔽中断层非屏蔽中断层 断点中断层断点中断层 溢出中断溢出中断类型类型2550000：03FCH0000：03FFHIPCSCSIPCSIPCSIPCSIPCSIP类型31。.。八、八、8086的中断的中断中断

19、类型号中断类型号中断向量中断向量中断向量表中断向量表中断服务程中断服务程序序入口地址入口地址存储器 一，存储器的分类与指标 二，CPU与存储器的连结 三，静态RAM（6116，6264） 四，动态RAM（2164） 五，EPROM（2764，2732） 六，EEPROM（2864）存储器存储器内存内存外存外存 一，一，存储器的分类与指标存储器的分类与指标1.分类分类RAM ROMSRAMDRAMEPROMEEROM(光盘光盘,硬盘硬盘,软盘软盘.) 双极型双极型RAMMOS型型RAM掩摸掩摸ROM可编程可编程PROM可擦洗可擦洗PROMFLASH2.存储器的主要性能指标 (1) 存储容量存储容

20、量 存储容量存储容量 = 单元数单元数 数据线位数数据线位数(bit) 例例:6264 SRAM的容量为的容量为 (8K*8bit) 41257 DRAM的容量为的容量为 (256K*1bit) 2114 DRAM的容量是的容量是 (1K*4bit) (2) 速度(存储器访问时间) 低速在300 ns以上 , 中速在100 ns 200 ns之间,超高速小于20 ns。 6116 RAM存储时间120 ns； 2764 EPROM是200 ns。 CPU 4T 大于 存储器存储时间 二，CPU与存储器的连结1.存储器的基本结构存储器的基本结构(一片一片)地址地址译码译码驱动驱动存储体存储体(矩

21、阵矩阵)I/O电路电路读读/写写控制控制电路电路地址线地址线数据线数据线读读/写信号写信号2.地址线的连结地址线的连结(地址线数目取决于芯片的容量地址线数目取决于芯片的容量)3.数据线的连结数据线的连结(数据线的数目取决于芯片的位数）数据线的数目取决于芯片的位数）4.控制信号的连结控制信号的连结(读读.写写.片选片选) ROM只连只连RD,RAM连连RD和和WE。 最小方式读写信号由最小方式读写信号由CPU产生产生,最大方式由最大方式由8288产生。产生。,片选信号由译码电路产生。片选信号由译码电路产生。5. CPU与存储器连结注意的问题与存储器连结注意的问题 (1) CPU总线的负载能力总线

22、的负载能力 (2) CPU的时序与存储器存取速度的配合的时序与存储器存取速度的配合 (3) 译码电路设计译码电路设计 (4) 位扩展位扩展,字扩展字扩展,位字扩展位字扩展（1） 随机存取存储器随机存取存储器(RAM)a. 静态静态RAM(SRAM) 1SRAM组成半导体存储器，不管是组成半导体存储器，不管是RAM还还是是ROM，其基本的存储电路存储一位二进制，其基本的存储电路存储一位二进制信息。芯片内部由若干位信息。芯片内部由若干位(通常通常1、4或或8位位)组成组成一个基本存储单元。基本存储单元按一定的规一个基本存储单元。基本存储单元按一定的规律组合起来，一般按矩阵方式排列，构成存储律组合起

23、来，一般按矩阵方式排列，构成存储体。体。 SRAM采用触发器电路构成一个二进制位信息采用触发器电路构成一个二进制位信息的存储电路。其内部除存储体外，还有地址译的存储电路。其内部除存储体外，还有地址译码驱动电路、控制逻辑电路和三态双向缓冲器码驱动电路、控制逻辑电路和三态双向缓冲器等。图等。图5-2是是1024Xl的的SRAM结构示意图。结构示意图。SRAM结构示意图结构示意图. . 地址译码电路地址译码电路 地址译码器接受来自地址译码器接受来自CPU的地址信号，并产生地址的地址信号，并产生地址译码信号，以便选中存储矩阵中一个存储单元，使译码信号，以便选中存储矩阵中一个存储单元，使其在存储器控制逻

24、辑的控制下进行读写操作。图其在存储器控制逻辑的控制下进行读写操作。图5-3中把地址划分成两组：行地址和列地址，每组地址中把地址划分成两组：行地址和列地址，每组地址分别译码，两组译码输出信号共同选择排列成矩阵分别译码，两组译码输出信号共同选择排列成矩阵的存储体内的一个存储单元电路。的存储体内的一个存储单元电路。 控制逻辑电路控制逻辑电路 接受来自接受来自CPU或外部电路的控制信号，经过或外部电路的控制信号，经过组合变换后，对存储、地址译码驱动电路和三态组合变换后，对存储、地址译码驱动电路和三态双向缓冲器进行控制，控制对选中的单元进行读双向缓冲器进行控制，控制对选中的单元进行读写操作。写操作。 .

25、 三态双向缓冲器三态双向缓冲器 使系统中各存储器芯片的数据输入愉出端能使系统中各存储器芯片的数据输入愉出端能方便地挂接到系统数据总线上。对存储器芯片方便地挂接到系统数据总线上。对存储器芯片进行读写操作时，存储器芯片的数据线与系统进行读写操作时，存储器芯片的数据线与系统数据总线经三态双向缓冲器传送数据。不对存数据总线经三态双向缓冲器传送数据。不对存储器进行读写操作时，三态双向缓冲器对系统储器进行读写操作时，三态双向缓冲器对系统数据总线呈现高阻状态，该存储芯片完全与系数据总线呈现高阻状态，该存储芯片完全与系统数据总线隔离。统数据总线隔离。 2114SRAM的结构与引脚的结构与引脚 . bSRAM存

26、储芯片存储芯片Inkl2114 2114SRAM的容量是的容量是1024X4=4Kb，即其基，即其基本存储单元是本存储单元是4位，共位，共1024个存储单元。这些个存储单元。这些单元排列成单元排列成64行行64列。它的构成和管脚如图列。它的构成和管脚如图5-3所示。所示。它的引脚有：片选引脚它的引脚有：片选引脚CS，当，当CS为低为低电平时，该芯片被选中。读写控制引脚电平时，该芯片被选中。读写控制引脚RW。当。当RW引脚为高电平时，对选中的单元引脚为高电平时，对选中的单元进行读出，当进行读出，当Rw引脚为低电平时，对选中引脚为低电平时，对选中的单元进行写入。数据的输入和输出，采用双的单元进行写

27、入。数据的输入和输出，采用双向数据总线，有向数据总线，有I/O0I/O3 ，共，共4根数据线引脚根数据线引脚。. 单向地址总线单向地址总线A0A9，共，共10根地址引脚，可以根地址引脚，可以在在210 =1024个单元中任选一单元。地址信号在芯片个单元中任选一单元。地址信号在芯片内分为二组分别译码，分别为行选和列选，其中内分为二组分别译码，分别为行选和列选，其中64个行地址译码输出的每根选择一行，个行地址译码输出的每根选择一行，16根列地址译根列地址译码输出信号每根选中码输出信号每根选中4b的读写信息。的读写信息。c c6264SRAM 6264SRAM 该芯片的容量为该芯片的容量为8KX8b

28、8KX8b，引脚如，引脚如 图图5-45-4所示。所示。 1)A01)A0A12A12：地址线，共：地址线，共1313根，可以在根，可以在81928192个存个存储单元中任意选中一个。储单元中任意选中一个。 2) 2) I/O0I/O7 ：数据线，共：数据线，共8 8根。它们都是输入输根。它们都是输入输出的三态总线。出的三态总线。 控制信号有:1)WE1)WE：写入允许，通常与：写入允许，通常与CPUCPU的的WR信号相信号相 连接。连接。2)2)OE：读出允许，通常与：读出允许，通常与CPUCPU的的RD信号相信号相连接。连接。3) CS3) CS1 1、CSCS2 2 ：；片选信号输入引脚

29、，与：；片选信号输入引脚，与译码器输出相连。译码器输出相连。 6264的引脚. 如图如图5-7所示，由所示，由8片容量为片容量为1KXlb芯片扩芯片扩充为充为1KB的存储器，每个芯片有的存储器，每个芯片有10根地根地址线引脚。系统地址总线低十位的每一址线引脚。系统地址总线低十位的每一根接至根接至8个芯片的同一个地址引脚；每个个芯片的同一个地址引脚；每个芯片有芯片有1根数据线，每根系统数据线与一根数据线，每根系统数据线与一个芯片的数据线单独连接：个芯片的数据线单独连接：8个芯片公用个芯片公用一个片选与读写控制线一个片选与读写控制线(图图5-7中未画出中未画出)。 存储器位扩展 . 字扩展字扩展

30、存储器芯片的地址空间不能满足存存储器芯片的地址空间不能满足存储器子系统需要时，要进行字扩展。连接时将储器子系统需要时，要进行字扩展。连接时将芯片的地址线、数据线、读写控制线并联，芯片的地址线、数据线、读写控制线并联，由不同的片选信号来区分各个芯片所占据的不由不同的片选信号来区分各个芯片所占据的不同地址范围。如图同地址范围。如图5-8所示，用所示，用16KX8b芯片组芯片组合成合成64KB存储器。此时需要存储器。此时需要4个芯片，数据总个芯片，数据总线线DoD7，与各片的数据引脚相连，地址总线，与各片的数据引脚相连，地址总线的低位地址的低位地址A0A13，与芯片的，与芯片的14位地址引脚位地址引

31、脚相连，高位地址相连，高位地址A14、A15经过译码器产生的选经过译码器产生的选择信号和各芯片的片选端相连。择信号和各芯片的片选端相连。. .存储器的地址选择存储器的地址选择 存储器的地址的选择由存储器片选信号的存储器的地址的选择由存储器片选信号的连接决定。存储器片选信号的产生一般有两种方连接决定。存储器片选信号的产生一般有两种方法：线选方式和译码方式。所谓的线选方式就是法：线选方式和译码方式。所谓的线选方式就是任取一根存储器内部寻址线以外的高位地址线为任取一根存储器内部寻址线以外的高位地址线为片选线。所谓的译码方式就是取全部或部分存储片选线。所谓的译码方式就是取全部或部分存储器内部寻址线以外

32、的高位地址线，通过地址译码器内部寻址线以外的高位地址线，通过地址译码器产生片选信号。器产生片选信号。 . 例如，例如，Inter2114芯片容量是芯片容量是1KX4b，2114的内部寻的内部寻址线就是址线就是A0A9，共，共10根。若与根。若与8088CPU相连接，则相连接，则A0A9这这10根地址线为高位地址线。如果取根地址线为高位地址线。如果取A19一一A10中任一根地址线作为中任一根地址线作为2114的片选信号线，这种方式的片选信号线，这种方式就叫线选方式；如果取就叫线选方式；如果取A19一一A10中全部或部分地址线中全部或部分地址线通过地址译码器产生通过地址译码器产生2114的片选信号

33、就叫译码方式。的片选信号就叫译码方式。对于译码方式，如果取全部高位地址对于译码方式，如果取全部高位地址A19一一A10进行地进行地址译码称为全译码；如果取部分地址线进行地址译码址译码称为全译码；如果取部分地址线进行地址译码则称为部分译码。则称为部分译码。 1、线选方式、线选方式 采用线选法时，一般低位地址线用于芯片采用线选法时，一般低位地址线用于芯片内部地址单元的选择，高位地址线用作线选。内部地址单元的选择，高位地址线用作线选。线选法的优点是连接简单，片选信号的产生不线选法的优点是连接简单，片选信号的产生不需要复杂的逻辑电路，只用一条地址线与需要复杂的逻辑电路，只用一条地址线与MIO的简单组合

34、就可产生有效的的简单组合就可产生有效的CS。例如，某。例如，某一计算机系统，共有一计算机系统，共有16条地址，现只需接入条地址，现只需接入1KB的的RAM和和lKB的的ROM。. 可以确定，可以确定，RAM和和ROM都需要都需要10根地址线来选择根地址线来选择芯片内部不同的地址单元；可将芯片内部不同的地址单元；可将A0A9同时连接到同时连接到RAM和和ROM芯片的地址线引脚。设地址范围要求：芯片的地址线引脚。设地址范围要求：ROM为为0000H一一03FFH、RAM为为0400H一一07FFH，可，可用用A10作片选，如图作片选，如图5-9所示。所示。 若用若用A11作为片选信号，则作为片选信

35、号，则ROM的地址范围不的地址范围不变，而变，而RAM的地址范围会变为的地址范围会变为0800H一一0B00H，这，这样样ROM和和RAM的地址就不连续了。同理，用的地址就不连续了。同理，用A12一一A15中任一条作片选，中任一条作片选，ROM和和RAM的地址都会有间的地址都会有间隙，并且将增大。另外，当非片选信号隙，并且将增大。另外，当非片选信号A11A15的取的取值不全为值不全为0时时(地址在地址在0000H07FFH以外以外)，仍能选，仍能选中上述芯片进行读写，也就是说，有多个地址对应中上述芯片进行读写，也就是说，有多个地址对应存储器的同一个物理单元，称为地址的多义性。存储器的同一个物理

36、单元，称为地址的多义性。 地址的多义性是由于译码电路未对这些高位地地址的多义性是由于译码电路未对这些高位地址线进行管理而产生，但只要程序能保证所使用址线进行管理而产生，但只要程序能保证所使用的地址不超过实际的存储器地址空间，系统是可的地址不超过实际的存储器地址空间，系统是可以正常工作的。以正常工作的。 线选法会导致地址的不连续性和多义性，同时线选法会导致地址的不连续性和多义性，同时会浪费许多地址空间，仅仅在极小系统和实验中会浪费许多地址空间，仅仅在极小系统和实验中使用。使用。. 需要多个片选信号时，一般采用专门用于译码需要多个片选信号时，一般采用专门用于译码的中规模集成电路，例如：的中规模集成

37、电路，例如：74LSl54四一十六四一十六译码器，译码器，74LSl38三一八译码器，三一八译码器，74LSl55、74LSl39双二一四译码器等。图双二一四译码器等。图5-10给出了给出了74LSl38译码器引脚及译码输出真值表。译码器引脚及译码输出真值表。74LSl38译码器的译码器的G1、G2B、G2A为控制端，组为控制端，组合成合成100时才进行译码，输入端时才进行译码，输入端C、B、A三位三位为为000111中的某一个组合时，一个译码输出中的某一个组合时，一个译码输出端为端为0，其余输出端为，其余输出端为1。2译码方式译码方式。74LS138.三，静态三，静态RAM（随机读（随机读/

38、写存储器）写存储器）。A12A13A14A12A13A14+5VA19A15.A0M/IOOOD0 D7D8 D15A1 A11.RDWRA0 A10.OEWECSCSY0Y0ABCG2AG2BG1G!G2BG2AABCM/IOBHE74LS13874LS138 6116 6116CPU 8086最小工作摸式最小工作摸式74LS138 八中选一译码器八中选一译码器6116 SRAM(2K*8bit)“0”“0”“0”“0”“0”“0”“1”“0”“0”“1”“1”“0”“0”“0”“0”四，动态动态RAM 2164,4164的引脚功能及操作12345678161514131211109N.CD

39、INWERASA0A1A2GNDVCCCAS DOUTA6A3A4A5A72164DRAM (64K*1bit)A0 A7 地址线输入引脚RAS :行地址锁存信号CAS :列地址锁存信号WE :写允许信号 DIN :数据输入端(写)DOUT :数据输出端(读) VCC :电源 +5V N.C :空的引脚 读数据时读数据时:行地址加在行地址加在A0 A7,再送再送RAS = 0,列地址再加在列地址再加在A0 A7,再送再送CAS = 0,保持保持WE = 1,经经DOUT读出读出保持保持WE = 0,数据经数据经DIN写入写入动态动态RAM使用举例使用举例 书上书上 362页页五，可擦除，可编程

40、的五，可擦除，可编程的ROM（EPROM）8086 CPU 与EPROM 2764（8K*8bit）的连结OOO&OOOOOD0 D7D8 D15A0BHEA0A0A12A12.A1A13.CECEOEOED0D7.D0D7.G1G2BG2ACBAA16A15A14M/IORDA19A18A17Y7“1”“0”“1”“0”“0”“1”74LS1382764276474lS20CE：片选：片选OE：读允：读允许许六，可用电擦除的，可编程的ROM（E PROM）8088 CPU与2864的连结2O&OO.A13A16A17A19.D0 D7A0A1A12MEMWMEMR.D0D7.A0A1A12.WEOECE可查询或产生中断可查询或产生中断READY/BUSY740674LS302864片选片选CE, 读允许读允许OE写允许写允许WE (8K8*bit)