第2章 微处理器.ppt

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2、器的硬件结构2.1.1 中央处理单元（CPU）的构成2.1.2 基本功能部件2.1.3 微处理器的基本寄存器2.2 处理器的总线2.2.1 总线的结构2.2.2 总线的操作2.3 微处理器的基本操作流程2.3.1 指令执行的基本过程2.3.2 微处理器的时序2.4 Intel处理器的结构和原理2.4.1 80X86处理器的结构2.4.2 Pentium 4处理器结构2.4.3 微处理器的主要性能指标 2.5 IA-32微处理器相关技术术语2.5.1 CISC与RISC2.5.2 流水线 2.5.3 超流水线和超标量2.5.4 乱序执行2.5.5 分支预测和推测执行2.5.6 Cache2.6

3、IA-32微处理器的工作方式本章小结习题2.1 微处理器的硬件结构 从外部封装形式来看，CPU常常是矩形或正方形的块状物，通过众多的引脚与主板相连。从内部来看，CPU是一片大小通常不到1/4英寸的薄薄的硅晶片，其英文名称为die（核心）。在这块小小的硅片上，密布着数以百万计的晶体管，它们好像大脑的神经元，相互配合协调，完成着各种复杂的运算和操作。 2.1.1 中央处理单元（CPU）的构成 下面我们以Intel的8086 CPU（如图2.1所示）为例，对CPU的结构做一个介绍。从功能上来看，8086CPU可以分为两部分，即总线接口部件（Bus Interface Unit，BIU）和执行部件（E

4、xecution Unit，EU） 。CPU在工作时， BIU不断地从存储器取指令送入指令预取队列（IPQ），EU不断地从IPQ取出指令执行，EU和BIU构成了一个简单的2工位流水线，其中指令预取队列IPQ是实现流水线操作的关键（如同流水线的传送带）。Pentium及其以后的CPU将一条指令划分成更多的阶段，以便可以同时执行更多的指令。 2.1 微处理器的硬件结构 2.1 微处理器的硬件结构 2.1.2 基本功能部件 1、总线接口部件（Bus Interface Unit，BIU） 总线接口部件负责与存储器、I/O端口传送数据 。总线接口部件将从内存中取出的指令送到指令队列，并配合执行部件从内

5、存或外设端口中取数据，同时还要把执行完的数据结果送到指定的内存单元或外设端口中。8086的总线接口部件由下列4部分组成：2.1 微处理器的硬件结构 4个16位段地址寄存器（CS、DS、ES、SS）16位的指令指针寄存器IP （Instruction Pointer）20位的地址加法器6字节的指令队列缓冲器 除了以上提到的4部分外，总线接口部件中还包含总线控制逻辑（输入/输出控制电路） ，它主要功能是分时传递地址信息或数据信息。 2.1 微处理器的硬件结构 2、 执行部件（Execution Unit，EU）执行部件负责指令的执行 ，8086 CPU的执行部件由下列4部分组成：（1） 4个通用寄

6、存器，即AX、BX、CX、DX；（2） 4个专用寄存器，即基数指针寄存器BP（Base Pointer）堆栈指针寄存器SP （Stack Pointer）源变址寄存器SI （Source Index）目的变址寄存器DI （Destination Index）；2.1 微处理器的硬件结构 （3）标志寄存器（又称作程序状态字Pogram Status Word，简记作PSW）；（4）算术逻辑部件ALU （Arithmetic Logic Unit）。 执行部件的功能如下：p 从指令队列中取出指令。p 对指令进行译码，发出相应的控制信号。p 接收由总线接口送来的数据或发送数据至接口。p 进行算术运算

7、。2.1 微处理器的硬件结构 3、 8086 CPU执行程序的操作过程8086 CPU执行程序的操作过程如下：（1） 形成20位的物理地址，并根据此地址找到程序所在的存储器单元，从该单元取出指令字节，依次放入指令队列中。（2） 当8086的指令队列中有2个空字节时，总线接口部件就会自动取指令至队列中。2.1 微处理器的硬件结构 （3） 执行部件从总线接口的指令队列首取出指令代码，执行该指令。（4） 当指令队列已满，而执行部件又不使用总线时，总线接口部件进入空闲状态。（5） 执行转移指令、调用指令、返回指令时，先清空指令队列内容，再将要执行的指令放入指令队列中。2.1 微处理器的硬件结构 2.1

8、.3 微处理器的基本寄存器 早期的8086，8088和80286的内部结构为16位（二进制位），是图2.3所示的寄存器组的子集。而对于80386，80486，Pentium，Pentium Pro等CPU的内部结构为32位（二进制位）的。2.1 微处理器的硬件结构 微处理器的基本寄存器中包括8、16、32位的三种不同寄存器组，见图2.3。8位的寄存器有AH、AL、BH、BL、CH、CL、DH和DL等8个， 16位寄存器有AX、BX、CX、DX、SP、BP、DI、SI、IP、FLAGS、CS、DS、ES、SS、FS和GS，扩展的32位寄存器有EAX、EBX、ECX、EDX、ESP、EBP、EDI

9、、ESI、EIP和EFLAGS。这些寄存器是由它们的字母名称引用。 需要注意的是32位寄存器和两个16位寄存器FS、GS只存在于80386及更高级的微处理器中。 2.1 微处理器的硬件结构 ALAHBLBHCLCHDLDHBPDISISPFLAGSIPCSSSDSESGSFSEAXEBXECXEDXEBPESIEDIESPEIPEFLAGS3115000151531 通 用 寄 存 器（ AX） 累 加 器（ BX） 基 址 寄 存 器（ CX） 计 数 器（ DX） 数 据 寄 存 器基 址 指 针源 变 址目 的 变 址堆 栈 指 针指 令 指 针标 志 寄 存 器代 码 段数 据 段堆

10、栈 段附 加 段 专 用 寄 存 器2.1 微处理器的硬件结构 寄存器分为通用寄存器（或多功能寄存器）和专用寄存器两种。 1、通用寄存器 32位的通用寄存器包括EAX、EBX、ECX、EDX、EBP、EDI和ESI。下面分别予以说明。EAX（累加器） 它可以是一个32位的寄存器（EAX）、或是一个16位的寄存器（AX）也可以是一个8位寄存器AH和AL中的任一个。2.1 微处理器的硬件结构 EBX（基地址寄存器） 可以用EBX、BX、BH或BL的形式访问。BX寄存器在微处理器中用来保存存储单的偏移地址，在80386及其以上的微处理器中，EBX也可寻址存储器数据。ECX（计数寄存器） 可以通过EC

11、X、CX、CH或CL的形式访问，是可以保存计数值的通用寄存器。在80386及其以上的微处理器中，它也可以保存存储单元的偏移地址。 2.1 微处理器的硬件结构 EDX（数据寄存器） 可以EDX、DX、DH或DL的形式访问，是一个通用寄存器，用来存放乘法结果的部分或除法执行前被除数的一部分。在80386及其以上的微处理器中，该寄存器也可以寻址存储器数据。 EBP（基址指针寄存器） 可指向所有型号微处理器的存储器地址，用来传送存储器数据。该寄存器可以BP或EBP的形式来访问。2.1 微处理器的硬件结构 EDI（目的变址寄存器） 通常在串操作指令中用来访问目的串数据。它也可作为一个32位或16位通用寄

12、存器用。 ESI（源变址寄存器） 通常在串操作指令中用来访问源串数据。它也可作为一个32位或16位通用寄存器用。2.1 微处理器的硬件结构 2、 专用寄存器EIP、ESP专用寄存器包括EIP、ESP、EFLAGS和段寄存器CS、DS、ES、SS、FS和GS。下面先介绍一下EIP和ESP。 EIP（指令指针寄存器） 存储指令在代码段中的偏移地址，通常不能被直接访问，也不能直接赋值，指令中不会出现对指令指针寄存器的操作。当微处理器工作在实方式下时，该寄存器为IP（16位），当80386及其以上的微处理器工作于保护方式时，它为EIP（32位）。2.1 微处理器的硬件结构 ESP（堆栈指针寄存器） 用

13、来访问被称为堆栈的存储区域。堆栈通过这指针来存取数据。该寄存器的16位寄存器形式为SP，32位寄存器形式为ESP。堆栈在微处理器中起着重要的作用，它用于暂存数据和过程的返回地址。堆栈是一个LIFO（Last-in First-out后进先出）存储区，后进先出是数据入栈和出栈的规则。 2.1 微处理器的硬件结构 3、 标志寄存器EFLAGS 标志寄存器EFLAGS是一个专用的寄存器，在早期的8086-80286微处理器中它的位数是16位，用FLAGS表示，在80386及更高级的32位微处理器中，标志寄存器是一个32位的，用EFLAGS表示。标志寄存器的作用是用来存放有关微处理机工作过程中的状态标

14、志信息、控制标志信息以及系统标志信息，各种条件码（例如进位、符号、溢出）及方式位等信息。寄存器中各位的含义如图2.4所示。2.1 微处理器的硬件结构 下面将各有效位的意义做一简要的说明： （1）CF（Carry Flag） 进位标志位。若CF = 1，表示本次运算中最高位（第7位或第15位）有进位（加法运算时）或有借位（减法运算时）。 （2）PF（Parity Flag） 奇偶标志位。PF = 1，表示本次运算结果的低八位中有偶数个“1”；PF = 0，表示有奇数“1”。2.1 微处理器的硬件结构 2.1 微处理器的硬件结构 （3）AF（Auxiliary Carry Flag） 辅助进位标志

15、位。AF = 1，表示8位运算结果（限使用AL寄存器）中低4位向高4位有进位（加法运算时）或有借位（减法运算时），这个标志位只在BCD数运算中才起作用。（4）ZF（Zero Flag） 零标志位。ZF=1，表示运算结果为0（各位全为0），否则ZF=0。（5）SF（Sign Flag） 符号标志位。SF=1，表示运算结果的最高位（第7位或第15位）为“1”（有符号数的负数），否则SF=0。2.1 微处理器的硬件结构 （6）TF（rap flag）陷阱控制标志位。陷阱标志可使微处理器进入跟踪方式，即进入单步调试状态；如果T标志为1，微处理器可以根据调试寄存器和控制寄存器指示的条件中断程序的执行。如

16、果T为0，则不进入跟踪（调试）方式。（7）IF（Interrupt Flag）中断允许标志位。控制输入引脚INTR的操作。若Il，INTR信号被允许；若I0，则INTR信号被屏蔽。IF的状态由指令STI置位（置1）和指令CLI复位（清0）。2.1 微处理器的硬件结构 （8）DF（Direction Flag）方向标志位。在串操作指令中，通过方向标志可选择对DI或SI寄存器内容进行递增或递减方式。若D1，则寄存器的内容自动地递减；若D0，则寄存器内容自动地递增。DF标志由STD指令置位，由CLD指令复位。（9）OF（Overflow Flag） 溢出标志位。OF=1 表示二个用补码表示的有符号数

17、的加法或减法结果超出了该字长所能表示的范围。例如，进行8位运算时，OF=1表示运算结果大于+127 或小于128，此时不能得到正确的运算结果。OF标志对无符号数的运算结果没有意义。2.1 微处理器的硬件结构 （10）IOPL （I/O Privilege Level） I/O特权级标志位。在保护方式操作中使用，用于选择I/O设备的特权级。如果当前特权级高于IOPL，I/O指令能顺利执行。如果当前特权级低于IOPL，则产生中断，使任务挂起。注意，这里IOPL00为最高级，IOPL11为最低级。（11）NT（Nested Task）嵌套标志位。嵌套标志表示在保护方式下，当前执行的任务嵌套于另一任务

18、中。当一个任务被软件嵌套时，该标志置1。恢复标志与调试操作一起使用用于控制在下一条指令后，恢复程序的运行。2.1 微处理器的硬件结构 （12）VM（Virtual Mode）虚拟8086方式标志位。用来在保护方式系统中选择虚拟8086方式，一个虚拟8086系统允许在存储器系统中同时存在多个1MB的DOS存储器分区。这就允许系统执行多个DOS程序。（13）AC（Alignment Checkt）地址对齐检测标志位。当访问字或双字时，如果地址不处在字或双字的边界上，则地址对齐捡测标志置1。只有80486 SXCPU中含有AC标志，该标志供协处理器80487 SX使用，用于同步。（14）VIF （V

19、irtual Interrupt Flag） 虚拟中断标志位。该标志只存在于Pentium/Pentium pro微处理器中，它是中断允许标志的复本。2.1 微处理器的硬件结构 （15）VIP （Virtual Interrupt Pending）虚拟中断挂起标志位。用于在Pentium/Pentium pro微处理器中提供有关虚拟8086方式中断的信息。它在多任务环境下为操作系统提供虚拟8086方式中断和中断挂起信息。（16）ID （Identification） CPU的标识标志位。表示Pentium/Pentium pro支持CPUID指令。CPUID指令为系统提供厂有关Pentium处

20、理器的信息，如其型号及制造商。 2.1 微处理器的硬件结构 4、段寄存器 编程时，程序和各种不同类型的数据分别存放在不同的逻辑段中，它们的“段基址”存放在“段寄存器”中，段内的偏移地址存放在其他相应的寄存器中。下面给出了各个段寄存器及其在系统中的功能。 （1）CS（code）代码段寄存器。代码段是微处理器用来存放代码（程序和过程）的段存储区域。代码段寄存器定义了代码段存储区的起始地址。 2.1 微处理器的硬件结构 （2）DS（data）数据段寄存器。数据段是一段存放供程序使用的数据的存储区。数据段中的数据根据其偏移地址来访问。 （3）ES（extra）附加段寄存器。附加段是一个附加的数据段，供

21、串操作指令用来存放目的串数据。（4）SS（stack）堆栈段寄存器。堆栈段定义了一个用作堆栈的存储区。堆栈段当前的入口地址由堆栈指针寄存器（SP）确定。 2.1 微处理器的硬件结构 2.2 处理器的总线 处理器的总线称作片内总线是，指的是在微处理机芯片内部的总线，它是专门用来连接各功能部件的信息通路。 2.2.1 总线的结构 1、 总线标准的四个特性物理特性功能特性电器特性时间特性 2.2 处理器的总线 2、总线分类 片内总线根据其功能可以分为地址总线、数据总线和控制总线。地址总线数据总线控制总线 2.2 处理器的总线 2.2.2 总线的操作微处理机系统中的各种操作，包括从CPU把数据写入存储

22、器、从存储器把数据读到CPU、从CPU把数据写入输出端口、从输出端口把数据读到CPU、CPU中断操作、直接存储器存取操作、CPU内部寄存器操作等，本质上都是通过总线进行的信息交换，统称为总线操作。2.2 处理器的总线 为完成一个总线操作周期，一般要分成4个阶段：总线请求和仲裁（Bus Request and Arbitration）阶段寻址（Addressing）阶段数据传送（Data Transfering）阶段结束（Ending）阶段2.2 处理器的总线 2.3 微处理器的基本操作流程 2.3.1 指令执行的基本过程 如图2.5所示，计算机指令执行的基本过程一般按照以下步骤进行： 取指令，

23、从指令指针所指的内存单元中取出一条指令送到指令寄存器。 译码，对指令进行译码，并且对指令指针进行增值，以便取得下一条指令。 取操作数，根据指令要求到内存单元或寄存器中取得操作数，对某些特定指令不需要取操作数这一步骤。执行指令，依据指令的要求完成相应的运算，如果执行的是转移指令、调用指令或者返回指令，则重新设置指令指针的值，以便取得下一条要执行的指令。存结果，将运算的结果进行保存，此结果既包括操作数的运算结果，也包括相应的指令执行状态信息。2.3 微处理器的基本操作流程 2.3 微处理器的基本操作流程 2.3.2 微处理器的时序 微处理器的各种不同操作的实现都是在时钟信号的同步控制下，按时序一步

24、一步进行的。因此，时序是反映微处理器功能特性的一个重要方面。2.3 微处理器的基本操作流程 总线时序基本概念（1）时钟周期、总线周期及指令周期 CPU的操作都是在系统时钟CLK的控制下按节拍有序地进行的。系统时钟一个周期信号所持续的时间称为时钟周期（T），大小等于频率的倒数，是CPU的基本时间计量单位。 CPU与存储器或I/O接口交换信息是通过总线进行的。CPU通过总线完成一次访问存储器或I/O接口操作所需要的时间，称为总线周期（bus cycle）。一个总线周期由多个时钟周期（T）组成。对于不同型号的微处理器，一个总线周期所包含的时钟周期数并不相同。 2.3 微处理器的基本操作流程 （2）等

25、待状态和空闲状态 通过一个总线周期完成一次数据传送，一般要有输出地址和传送数据两个基本过程。在实际应用中，当一些慢速设备在T2、T3、T4三个时钟周期内不能完成数据读写时，那么总线就不能被系统正确使用。为此，允许在总线周期中插入用以延长总线周期的T状态，称为“等待状态”（Tw）。另外，如果在一个总线周期后不立即执行下一个总线周期，即总线上无数据传输操作，此时总线则处于所谓“空闲状态”，在这期间，CPU执行空闲周期Ti，Ti也以时钟周期T为单位。图2.6给出了8086 CPU的总线周期及其“等待状态”和“空闲状态”的情况。 2.3 微处理器的基本操作流程 2.3 微处理器的基本操作流程 基本的总

26、线时序 总线操作按数据传送方向可分为总线读操作和总线写操作。前者是指CPU从存储单元或 I/O端口中读取数据，后者是指CPU将数据写入指定存储单元或I/O端口。2.3 微处理器的基本操作流程 （1）简化的8086读总线周期 若要从存储器读出数据，则微处理器首先在地址总线上输出所读存储单元的地址，接着发出一个读命令信号（RD）给存储器，经过一定时间（时间的长短取决于存储器的工作速度），数据被读出到数据总线上，然后微处理器通过数据总线将数据接收到它的内部寄存器中。一个简化的8086读总线周期时序如图2.7所示。 在总线读周期中，CPU在T1状态送出地址及相关信号；T2发出读命令和总线驱动器8286

27、控制命令；在T3、Tw 等待数据的出现；在T4状态将数据读入CPU。2.3 微处理器的基本操作流程 2.3 微处理器的基本操作流程 （2）简化的8086写总线周期 8086/8088的写总线周期与读总线周期有很多相似之处，基本写周期也包含4个状态T1，T2，T3和T4。当存储器或I/O设备速度较慢时，在T3和T4之间插入1个或多个等待状态Tw。为了把数据写入存储器，微处理器首先要把欲写入数据的存储单元的地址输出到地址总线上，然后把要写入存储器的数据放在数据总线上，同时发出一个写命令信号（WR）给存储器。一个简化的8086写总线周期时序如图2.8所示。 2.3 微处理器的基本操作流程 2.3 微

28、处理器的基本操作流程 8086 CPU的总线操作有以下几点特征：8086的一个总线周期包含4个时钟周期（即T1、T2、T3和T4）；8086采用地址和数据总线复用技术，即在一组复用的“地址/数据”总线上，先传送地址信息（T1期间），然后传送数据信息（T2、T3、T4期间），从而可以减少微处理器的引脚。最大模式下，8086的总线读写操作在逻辑上和最小模式下的读写操作是一样的，但在分析操作时序时有所不同。最大模式下应考虑总线控制器8288产生的一些控制信号的作用。2.3 微处理器的基本操作流程 2.4 Intel处理器的结构和原理 Intel公司后来开发的80 x86 系列CPU在8088/808

29、6的基础上各方面的技术和性能又有了很大的提高和改进。2.4.1 80X86处理器的结构1、Intel 80286 CPU 1982年1月Intel公司推出的80286 CPU是比8086/8088更先进的16位微处理器芯片，其特征是内部操作和寄存器都是16位的，内部功能结构见图2.9。该芯片集成了13.5万个晶体管，采用68引线4列直插式封装。80286不再使用分时复用地址/数据引脚，具有独立的16条数据线D15D0和24条地址线A23A0。2.4 Intel处理器的结构和原理 总线单元(BU)地址锁存和驱动器预取器处理器扩充接口总线接口数据收发器6字节预取队列A23A0IO/M,BHEPEA

30、CKPEREQHOLD,READYS1,S0,COD/INTAD15D0HLDA,LOCK指令译码器3条已被译码的指令队列指令单元(IU)RESETCLKVSSVCCCAP物理地址加法器段基址段大小段界检查器偏移加法器地址单元(AU)ALU寄存器组控制执行单元(EU)NMIINTRBUSYERROR2.4 Intel处理器的结构和原理 2、Intel 80386 CPU1985年Intel公司推出了与8086/8088、80286兼容，具有的高性能32位微处理器80386，见图2.10。该处理器芯片以132条引线网络阵列式封装，其中数据引脚和地址引脚各32条，时钟频率为 12.5 MHz及16

31、 MHz。2.4 Intel处理器的结构和原理 Intel 80386微处理器的主要特点如下：采用全32位结构，其内部寄存器、ALU等都是32位，数据线和地址线也均为32位 提供32位外部总线接口，最大数据传输率为32MB/s，具有自动切换数据总线宽度的功能具有片内集成的存储器管理部件MMU，可支持虚拟存储和特权保护，虚拟存储器空间可达64太字节（TB） 具有实地址方式、保护方式和虚拟8086方式3种工作方式 采用了比8086更先进的流水线结构，使其能高效、并行地完成取指、译码、执行和存储管理功能 （指令队列16字节长）2.4 Intel处理器的结构和原理 2.4 Intel处理器的结构和原理

32、 图2.11给出了Intel 80386微处理器包括的6个功能部件分段部件SU分页部件PU执行部件EU预取部件IPU译码部件IDU总线部件BIU线性地址译码指令数据（操作和结果）有效地址物理地址32位指令字节指令图2.11 Intel 80386的6个功能部件2.4 Intel处理器的结构和原理 Intel 80386微处理器包括的6个功能部件：（1）总线接口部件（BIU） BIU是微处理器与系统的接口，在取指令、取数据、分段部件请求和分页部件请求时，能有效地满足微处理器对外部总线的传输要求。（2）指令预取部件（IPU） IPU的功能是从存储器预先取出指令，它有一个能容纳16条指令的队列。（3

33、）指令译码部件（IDU） IDU的功能是从预取部件的指令队列中取出指令字节，对它们进行译码后存入自身的已译码指令队列中，并且作好供执行部件处理的准备工作。2.4 Intel处理器的结构和原理 （4） 指令执行部件（EU） EU由控制部件、数据处理部件和保护测试部件组成。EU负责执行指令。（5） 分段部件（SU） 分段部件的作用是应执行部件的请求，把逻辑地址转换成线性地址。（6） 分页部件（PU） 分页部件的作用是把由分段部件产生的线性地址转换成物理地址。2.4 Intel处理器的结构和原理 3、Intel 80486 CPU 80486是Intel公司1990年推出的第二代32位微处理器，内部

34、结构见图2.12。80486 CPU使用1微米的制造工艺，在芯片内部集成了120万个晶体管，其数目是80386的4倍以上。Intel 80486微处理器数据线和地址线均为32条，168个引脚的网络阵列式封装2.4 Intel处理器的结构和原理 从内部结构组成上看，80486微处理器是由提高了效率的80386微处理器、增强了性能的80387数值协同处理器、一个完整的片内Cache及其控制器组合而成。从程序设计角度看，其体系结构与80386相比几乎没有变化，可以说是对80386的照搬。 80486 CPU芯片内较之80386增加了了三个新的部件，它们分别是浮点部件FPU、控制和保护部件和Cache

35、部件。同时还新增6条80386没有的指令。2.4 Intel处理器的结构和原理 2.4 Intel处理器的结构和原理 80486微处理器的微体系结构包括有9个功能部件，它们分别是：总线接口部件。片内高速缓冲存储器Cache。指令预取部件。指令译码部件。控制部件。整数运算和数据通路。浮点部件。分段部件。分页部件。2.4 Intel处理器的结构和原理 80486微处理器的寄存器种类可分为以下几种：（1）基本体系结构寄存器。其中包括以下4种： 通用寄存器 指令指针寄存器 标志寄存器 段寄存器（2）系统级寄存器，包括以下2种： 控制寄存器 系统地址寄存器2.4 Intel处理器的结构和原理 （3）浮点

36、寄存器，其中包括以下5种： 数据寄存器 标记字寄存器 状态字寄存器 指令和数据指针寄存器 控制字寄存器（4）调试和测试寄存器2.4 Intel处理器的结构和原理 4、Intel Pentium CPUIntel Pentium CPU是Intel公司1993年推出的第5代微处理器芯片。该芯片内部集成了310万个晶体管，有64条数据线和36条地址线。Pentium CPU采用了新的体系结构，其具有两条流水线，这两条流水线与浮点部件能够独立工作。Pentium CPU内部有两个超高速缓冲存储器（Cache）。一个是指令超高速缓冲存储器，另一个是数据超高速缓冲存储器，这比只有一个指令与数据合用的超高

37、速缓冲存储器的80486更为先进。Pentium微处理器的原理结构图如图2.13所示。2.4 Intel处理器的结构和原理 2.4 Intel处理器的结构和原理 Pentium CPU内部的主要部件有：总线接口部件U流水线和V流水线指令高速缓冲存储器Cache数据高速缓冲存储器Cache指令预取部件指令译码器浮点处理部件FPU分支目标缓冲器BTB微程序控制器中的控制ROM寄存器组2.4 Intel处理器的结构和原理 Pentium的寄存器可以分为三组：基本寄存器组： 包括通用寄存器、指令寄存器、标示寄存器以及段寄存器；系统寄存器组： 包括系统地址寄存器、控制寄存器；2.4 Intel处理器的结

38、构和原理 浮点部件寄存器组： 包括数据寄存器堆、控制寄存器、状态寄存器、指令指针寄存器和数据指针寄存器以及标记字寄存器。 Pentium 处理器的虚拟存储器（Virtual Storage）技术、高速缓存（Cache）技术以及超标量流水线技术是现代微型计算机系统的三大支柱。2.4 Intel处理器的结构和原理 2.4.2 Pentium 4处理器结构 Pentium 4处理器是一个在Pentium处理器基础上完全重新设计的处理器。它拥有很多改进了的革新特性的新技术和性能，比如“乱序推测执行”和“超标量执行”等。很多这种新的革新和改进使得处理器技术、处理技术和以前不能在高容量中实现的电路设计、可

39、制造方法等方面的改进成为可能。2.4 Intel处理器的结构和原理 图2.14给出了使用了NetBurst（网际爆发）微结构的Pentium 4处理器的内部结构原理。NetBurst结构具有不少明显的优点，包括20段的超级流水线、高效的乱序执行功能、2倍速的ALU、新型的片上缓存、SSE2指令扩展集和400MHz的前端总线等等。2.4 Intel处理器的结构和原理 2.4 Intel处理器的结构和原理 Pentium 4处理器的主要部件和工作特性：BTB （Branch Target Buffer）分支目标缓存OP（Micro-Operation）微指令或微操作AGU （Address Gen

40、eration Unit）地址生成单元ALU 算术逻辑单元Instruction TLB 指令转换旁视缓冲存储器Instruction Decoder 指令译码器Trace Cache追踪缓存Register renaming寄存器重命名2.4 Intel处理器的结构和原理 Pentium 4处理器的主要部件和工作特性：（续）OP Queues和Schedulers（微操作队列和调度）SSE2 （Streaming SIMD Extension） 数据流单指令多数据扩展2前端总线采用了QDR（Quad Data Rate）技术先进的乱序推测执行动态引擎时钟频率（ALU的频率 、CPU 的主频和

41、流水线频率、追踪缓存频率）2.4 Intel处理器的结构和原理 2.4.3 微处理器的主要性能指标 1、主频、倍频和外频 一般来说CPU的频率可分为主频、倍频和外频。主频也称做CPU的时钟频率，简单地说也就是CPU运算时的工作频率。外频指的是系统总线的工作频率；倍频则是指CPU外频与主频相差的倍数。三者是有十分密切的关系：主频=外频倍频。 2.4 Intel处理器的结构和原理 2、前端总线（FSB）频率 前端总线（FSB）频率（即总线频率）直接影响CPU与内存之间数据交换的速度。数据传输率最大值取决于所有同时传输的数据的宽度和传输频率，即数据传输率（总线频率数据带宽）/8。例如，有一个64位的

42、CPU，其前端总线频率是800MHz，按照公式计算，它的数据传输率最大值是6.4GB/秒。2.4 Intel处理器的结构和原理 3、CPU的字长 通常我们把CPU在单位时间内（同一时间）能一次处理的二进制数的位数叫字长。所以，能处理字长为8位数据的CPU通常就叫8位的CPU。同理32位的CPU就能在单位时间内处理字长为32位的二进制数据。字长的长度是不固定的，对于不同的CPU、字长的长度也不一样。2.4 Intel处理器的结构和原理 4、工作电压 CPU工作电压指的是CPU正常工作所需要的供电电压。早期的CPU（Intel 80286Intel 80486）工作电压一般为5V。由于CPU制造工

43、艺相对落后，CPU工作时发热量太大，以致于大大缩短了CPU的使用寿命。随着CPU的制造工艺与主频的提高，为了解决发热过高的问题目前CPU的工作电压有逐步下降的趋势。2.4 Intel处理器的结构和原理 5、总线宽度 总线宽度主要包括地址总线宽度和数据总线宽度。地址总线宽度决定了CPU可以访问的物理内存地址空间，简单地说就是CPU到底能够使用多大容量的内存。对于386以上的微机系统，地址线的宽度为32位，所以最多可以直接访问232 4096 MB（4GB）的物理空间。2.4 Intel处理器的结构和原理 6、协处理器 由于Intel 8088、80286和80386 CPU的浮点运算性能都相当落

44、后，为了增强CPU的浮点运算的功能，在对应的主板上可以另外加一个外置的协处理器，协处理器主要的功能就是负责浮点运算。自80486以后，CPU一般都内置了协处理器，协处理器的功能也不再局限于增强浮点运算，含有内置协处理器的CPU，可以增强特定类型的数值计算能力。2.4 Intel处理器的结构和原理 7、超标量 在Intel 486以下的CPU内执行一条指令至少需 要 一 个 或 一 个 以 上 的 时 钟 周 期 。 但 是 ，Pentium及其以上的CPU在一个时钟周期内可以执行一条以上的指令，这种结构叫做超标量结构。2.4 Intel处理器的结构和原理 8、高速缓存（CACHE） 高速缓冲存

45、储器一般是由静态RAM组成，其结构较复杂，在CPU里面内置了高速缓存可以大大提高CPU的运行效率。内置高速缓存的容量和结构对CPU的性能影响较大，一般高速缓存容量越大，CPU性能也相对会提高。但是由于受CPU芯片面积和结构的限制，以及对CPU命中率的影响，高速缓存的容量不可能做得太大。2.4 Intel处理器的结构和原理 9、制造工艺 CPU的制造工艺是指IC（集成电路）内电路与电路之间的距离，其趋势是向密集度愈高的方向发展。密度愈高的IC电路设计，意味着在同样大小面积的IC中，可以拥有密度更高、功能更复杂的电路设计，也就是包含更多的器件。现在主要的制造工艺有180nm、130nm、90nm和

46、65nm等几种。2.4 Intel处理器的结构和原理 2.5 IA-32微处理器相关技术术语 在了解IA-32架构的微处理器时我们会接触许多相关技术术语，下面我们就其中的常见部分做简单说明。 2.5.1 CISC与RISC CPU依靠指令来计算和控制系统， CPU在设计时就规定了一系列与其硬件电路相配合的指令系统。指令的强弱是CPU的重要指标，指令集是提高微处理器效率的最有效工具之一。从现阶段CPU的主流体系结构来讲，指令集可分为复杂指令集（CISC）和精简指令集（RISC）两部分。2.5 IA-32微处理器相关技术术语 1、复杂指令集（CISC） CISC指令集，也称为复杂指令集，是英文Co

47、mplex Instruction Set Computer的缩写。在CISC微处理器中，程序的各条指令是按顺序串行执行的，每条指令中的各个操作也是按顺序串行执行的。优点是控制简单，但计算机各部分的利用率不高，执行速度慢。2.5 IA-32微处理器相关技术术语 2、精简指令集（RISC） RISC的基本思想是：根据CISC的指令种类太多、指令格式不规范、寻址方式太多的缺点，可以通过减少指令种类、规范指令格式和简化寻址方式，方便处理器内部的并行处理，提高VLSI器件的使用效率，从而大幅度地提高处理器的性能。2.5 IA-32微处理器相关技术术语 2.5.2 流水线 流水线（pipeline）方式

48、是把一个重复的过程分解为若干子过程，每个子过程可以与其他子过程并行进行的工作方式。采用流水线技术设计的微处理器，把每条指令分为若干个顺序的操作（如取指、译码、执行等），每个操作分别由不同的处理部件（如取指部件、译码部件、执行部件等）来完成。2.5 IA-32微处理器相关技术术语 图2.15 表示了把指令划分为五个操作步骤并由处理器中五个处理部件分别处理时的流水线工作情形。由于流水线中的各个处理部件可并行工作，从而可使整个程序的执行时间大大缩短。2.5 IA-32微处理器相关技术术语 图2.15 流水线工作示意图2.5 IA-32微处理器相关技术术语 2.5.3 超流水线和超标量 超标量是通过内

49、置多条流水线来同时执行多个处理器，其实质是以空间换取时间。超流水线是通过细化流水、提高主频，使得在一个机器周期内完成一个甚至多个操作，其实质是以时间换取空间。 超标量结构是通过重复设置多个“取指”部件，设置多个“译码”、 “地址生成”、 “执行”和“写结果”部件，并让这些功能部件同时工作来加快程序的执行，实际上是以增加硬件资源为代价来换取处理器性能的；而超流水线处理器则不同，它只需增加少量硬件，是通过各部分硬件的充分重叠工作来提高处理器性能的。2.5 IA-32微处理器相关技术术语 1. 从流水线的时空角度上看： 超标量处理器采用的是空间并行性； 超流水线处理器采用的是时间并行性。2从超大规模

50、集成电路（VLSI）的实现工艺来看： 超标量处理器能够更好地适应VLSI工艺的要求。通常，超标量处理器要使用更多的晶体管。超流水线处理器则需要更快的晶体管及更精确的电路设计。 为了进一步提高处理器执行指令的并行度，可以把超标量技术与超流水线技术结合在一起，这就是“超标量超流水线”处理器。2.5 IA-32微处理器相关技术术语 2.5.4 乱序执行 乱序执行（out-of-orderexecution）是指CPU允许将多条指令不按程序规定的顺序分别发送给相应的电路单元进行处理的技术。这种技术的基本思想是：首先对各电路单元的状态和各指令能否提前执行的具体情况进行分析，然后将能提前执行的指令立即发送