2022年数字逻辑综合练习终稿 .pdf

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1、数字逻辑综合练习一、填空题1.(3AD.08)16=(_)10=(_)82.CMOS 的最基本的逻辑单元是由_和_按照互补对称形式连接起来构成的。3.二值逻辑中，变量的取值不表示_，而是指 _。4.描述时序电路的逻辑表达式为_、_和驱动方程。5.用组合电路构成多位二进制数加法器有_和_二种类型。6.十进制数 (119)10转换为八进制数是，二进制数 (0011101010110100)2转换成十六进制数是。7.组合逻辑电路在结构上不存在输出到输入的通路，因此输出状态不影响状态。8.译码器的逻辑功能是将某一时刻的输入信号译成唯一的输出信号，因此通常称为译码器。9.按照数据写入方式特点的不同， R

2、OM 可分为掩膜 ROM ， _， _。10. 时序逻辑电路的特点是，任意时刻的输出不仅取决于该时刻的输入信号，而且还与电路有关，因此时序逻辑电路具有功能。11. 一个 ROM 的存储矩阵有64 行、64 列，则存储矩阵的存储容量为个存储。12. 低密度的 PLD由输入缓冲器、输出缓冲器四部分功能电路组成。13. 十进制数（ 0.7875）10转换成八进制数是，十六进制数（ 1C4 ）16转换成十进制数是。14. 伴随着器件出现，逻辑函数的表示方法开始使用法。15. 门电路的输入、输出高电平赋值为，低电平赋值为，这种关系是负逻辑关系。16. 组合逻辑电路的输出只与当时的状态有关，而与电路的输入

3、状态无关。17. 实现译码功能的组合逻辑电路称为，用来完成编码工作的组合逻辑电路称为。18. 时序逻辑电路的输出不仅和有关，而且和有关。19. PLA是将 ROM 中的地址译码器改为发生器的一种可编程逻辑器件， 其均可编程。20. 数字 ISP 逻辑器件有、ispGAL三类。21. 十进制数（ 0.7875）10转换成八进制数是，十六进制数（ 1C4 ）16转换成十进制数是。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页，共 18 页 - - - - - - - - - 22

4、.Moore 和型时序电路的本质区别是。23. 逻辑门电路的输入端个数称为它的（）系数，门电路带同类门数量的多少称为它的（）系数。24. 组合逻辑电路在任意时刻的( )取决于（） 。25. 设计多输出组合逻辑电路时，只有充分考虑（） ，才能使电路达到( )。26. Mealy 型时序逻辑电路的输出是（）的函数， Moore 型时序逻辑电路的输出是（）的函数。27. 化简完全确定 ( )引用了状态（）的概念。28. 一个 Mealy 型“0011”序列检测器的最简状态表中包含（）个状态，电路中有（）个触发器。29. 消除组合逻辑电路中险象的常用方法有增加惯性延时环节、（）和（）三种。30. 时序

5、 逻辑电 路按 其 状态改 变 是 否受 统 一 时种 信号 控 制 ，可 将其 分为（）和（）两种类型。31. 逻辑代数的三条重要规则是指( )、反演规则和（） 。32. 数字逻辑电路可分为（）和（）两大类。33. 全加 器是 一 种实 现两 个一 位二进 制数 以及来 自低 位的 进 位相 加， 产 生（）及（）功能的逻辑电路。34. 由与非门构成的基本R-S触发器，其约束方程为（） ；由或非门构成的基本 R-S触发器，其约束方程为（） 。35. 全加 器是 一 种实 现两 个一 位二进 制数 以及来 自低 位的 进 位相 加， 产 生（）及（）功能的逻辑电路。36. 一个同步时 序逻辑

6、电路可以 用输出函 数表达 式、 （）和（）三组函数表达式描述。37. （）电路任何时刻的稳定输出仅仅只决定于（）各个输入变量的取值。38. 逻辑代数的三条重要规则是指（） 、 （）和对偶规则。39. 逻辑门电路的输入端个数称为它的（）系数，门电路带同类门数量名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页，共 18 页 - - - - - - - - - 的多少称为它的（）系数。40. 组合电路中的险象可根据输入变化前后输出是否相等而分为 _和_ 。41. 可靠性编码有 _

7、、_ 。42. 二值逻辑中，变量的取值不表示_，而是指 _。43. 可编程逻辑器件的编程方式可分为_ 和_ 两类。44. 数字逻辑电路一般分为 _和_ 。45. 时序电路一般由组合逻辑、_和_ 三部分组成。46. 判断一个电路是否可能产生险象的方法有_和_ 。47. 逻辑代数有 3条重要规则，即 _、_和对偶规则。48. 低密度的 PLD由输入缓冲器、 _ 、_、输出缓冲器四部分功能电路组成。49. 一个完整的 VHDL 程序包含：库、程序包、_ 、 _、配置等五个部分。50. 在由 n个变量构成的任意“或”项中，使其值为1 的变量取值组合数最多的一种“或”项，称为。51. 逻辑代数的基本运算

8、是。52. 对于同一逻辑门电路， 分别使用正逻辑和负逻辑表示输出和输入之间的逻辑关系，则其表达式互为：。53.由于竞争而在电路输出端可能产生尖峰脉冲的现象称为。54. PN结是一个二极管，它具有导电特性。55. 可以直接将两个门电路的输出端连接在一起实现“线与”接法的TTL门电路如门电路。56. 组合逻辑电路的竞争 - 冒险是一种瞬态现象，可分为：冒险和冒险两种。57. 从逻辑功能的特点上，将数字集成电路分类为：和两类。二、选择题1. 若 ABCDEFGH为最小项，则它有逻辑相邻项个数为( ) A. 8 B. 82 C. 28 D. 16 2. 如果编码 0100 表示十进制数 4，则此码不可

9、能是 ( ) A. 8421BCD 码 B. 5211BCD码 C. 2421BCD码 D. 余 3 循环码3. 构成移位寄存器不能采用的触发器为( ) A. R-S型 B. J-K型 C. 主从型 D. 同步型4.555 定时器构成的单稳态触发器输出脉宽tw为( ) 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 3 页，共 18 页 - - - - - - - - - A.1.3RC B.1.1RC C.0.7RC D.RC 5. 以下 PLD中，与、或阵列均可编程的是( )器件

10、。 A. PROM B. PAL C. PLA D. GAL 6函数 F(A,B,C,D)= m(1,3,4,6,8,10)，它的卡诺图如右图所示。函数的最简与或表达式 F= 。ABC D 7组合电路是指组合而成的电路。A触发器B门电路C计数器D寄存器8电路如右图所示， 经 CP脉冲作用后， 欲使 Qn+1=Q ，则 A，B输入应为。AA=0，B=0 BA=1，B=1 C A=0，B=1 D A=1，B=0 9一位十进制计数器至少需要个触发器。A3 B4 C 5 D10 10n 个触发器构成的扭环计数器中，无效状态有个。An B2n C2n-1 D2n-2n 11GAL器件的与阵列，或阵列。A

11、固定，可编程B可编程，可编程C 固定，固定D可编程，固定12下列器件中是现场片。A触发器B计数器CEPROM D加法器13IspLSI 器件中，缩写字母GLB是指。A全局布线区 B通用逻辑块 C输出布线区 DI/O 单元14 在下列逻辑部件中，不属于组合逻辑部件的是。A译码器 B编码器 C全加器 D寄存器15八路数据选择器，其地址输入端( 选择控制段 ) 有个。A8 B2 C3 D 4 DBADBADBADBADCACBADCADBACBADBADBADBA名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - -

12、 - - - - 第 4 页，共 18 页 - - - - - - - - - 16 为将D触发器转换为 T触发器，下图所示电路虚线框内应是。A或非门B与非门C 异或门D 同或门17用n个触发器构成计数器，可得到最大计数摸是。An B2n C2n D 2n-118)(F, )6,5,4,3,2, 1,0(C)B,F(A则m(A)ABC (B)A+B+C (C)_CBA (D) _CBA19或非门构成的基本RS触发器，输入端SR的约束条件是（）(A)SR=0 (B)SR=1 (C)1_RS (D) 0_RS20一个 T 触发器，在 T=1时，来一个时钟脉冲后，则触发器( )。(A) 保持原态 (

13、B)置 0 (C) 置 1 (D) 翻转21在 CP作用下，欲使 D触发器具有 Qn+1=_nQ的功能，其 D端应接（） (A)1 (B) 0 (C) nQ (D) _nQ22比较两个两位二进制数A=A1A0和 B=B1B0，当 AB时输出 F=1，则 F 的表达式是（） 。(A) _11BAF (B)_01_01BBAAF(C)_00_11_11BABABAF(D) _00_11BABAF23. 下列电路中属于数字电路的是（） 。A. 差动放大电路B. 集成运放电路C. RC 振荡电路D. 逻辑运算电路24. 余 3 码 10001000对应的 2421码为（） 。A. 01010101 B

14、. 10000101 C. 10111011 D. 11101011 25. 表示任意两位十进制数，需要（）位二进制数。A. 6 B. 7 C. 8 D. 9 26. n 个变量可以构成（）个最大项。A. n B. 2n 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 5 页，共 18 页 - - - - - - - - - C. 2nD. 2n-1 27. 下列触发器中，没有约束条件的是（） 。A. 主从 R-S触发器B. 基本 R-S触发器C. 主从 J-K 触发器D. 以上均有

15、约束条件28. 组合逻辑电路中的险象是由于（）引起的。A. 电路未达到最简B. 电路有多个输出C. 电路中的时延D. 逻辑门类型不同29. 实现同一功能的Mealy 型同步时序电路比Moore 型同步时序电路所需要的（） 。A. 状态数目更多B. 状态数目更少C. 触发器更多D. 触发器一定更少30. 用 0011表示十进制数 2，则此码为 ( )。A. 余 3 码B. 5421 码C. 余 3 循环码D. 格雷码31. 标准与或式是由（）构成的逻辑表达式。A. 与项相或B. 最小项相或C. 最大项相与D. 或项相与32. （）的输出端可以直接相连，实现线与。A. 一般 TTL与非门B. 集电

16、极开路 TTL与非门C. 一般 CMOS 与非门D. 一般 TTL或非门33. J-K 触发器在 CP时钟脉冲作用下，要使得Q(n+1)=Qn，则输入信号必定不会为（） 。A. J = K = 0 B. J = Q, K = QC. J = Q, K = Q D. J = Q, K = 0 34. 设计一个五位二进制码的奇偶位发生器电路（偶校验码），需要（）个异或门。A. 2 B. 3 C. 4 D. 5 35. A101101 = （） 。A. A B. C. 0 D. 1 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师

17、精心整理 - - - - - - - 第 6 页，共 18 页 - - - - - - - - - 36. ABC+AD在四变量卡诺图中有（）个小格是“ 1” 。A. 13 B. 12 C. 6 D. 5 37. 八路数据分配器，其地址输入（选择控制）端有（）个。A1 B2 C3 D 8 38. 电路如右图所示， 经 CP脉冲作用后， 欲使 Qn+1=Qn，则 A，B输入应为（） 。AA=0，B=Q B A=1， B=1 CA=0，B=1 D A=1， B=0 39. 一位十进制计数器至少需要（）个触发器。A3 B4 C5 D 10 40. EPROM 的与阵列（） ，或阵列（） 。A固定，可

18、编程B可编程，固定C 固定，固定D可编程，可编程41. 在 ispLSI 器件中， GRP 是指（） 。A全局布线区B通用逻辑块C 输出布线区D输入输出单元42. 双向数据总线可以采用（）构成。A. 译码器B三态门C 与非门D多路选择器43. 同步时序电路设计中，状态编码采用相邻编码法的目的是（） 。A. 减少电路中的触发器B. 提高电路速度C. 提高电路可靠性D. 减少电路中的逻辑门44. 设计一个 8421码加 1 计数器，至少需要（）个触发器。A. 3 B. 4 C. 6 D. 10 45. 三极管作为开关时工作区域是（） 。A. 饱和区+放大区B. 击穿区 +截止区C. 放大区+击穿区

19、D. 饱和区 +截止区46. 主从触发器的触发方式是（） 。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 7 页，共 18 页 - - - - - - - - - A. CP=1 B. CP 上升沿C. CP 下降沿D. 分两次处理47. 以下哪一条不是消除竟争冒险的措施（） 。A. 接入滤波电路B. 利用触发器C. 加入选通脉冲D. 修改逻辑设计48. 下图中输出_A的电路是（） 。A. B. C. D. 49. 十进制数 555的余 3 码为( )。 A. 101101101

20、B. 010101010101 C. 100010001000 D. 010101011000 50. n 个变量构成的最小项mi 和最大项 Mi 之间, 满足关系 ( )。 A. mi=Mi B. mi=iM C. mi+Mi=0 D. mi Mi=1 51. 完全确定原始状态表中的五个状态A、B、C 、D 、E, 若有等效对A 和 B, C和 E, 则最简状态表只含 ( )。 A. 2 个状态B. 3 个状态 C. 4 个状态D. 4 个状态52. 设计一个 8421码减 1 计数器 , 至少需要 ( )。A. 3 个触发器B. 4 个触发器C. 6 个触发器D, 10 个触发器53. 实

21、现两个 4 位二进制数相乘的组合电路，其输入输出端个数应为（） 。A. 4 入 4 出B. 8 入 8 出C. 8 入 4 出D. 8 入 5 出54. 要使 J-K 触发器的次态与现态相反，J 和 K的取值应为（） 。A. 00 B. 11 C. 01 D. 01 或 10 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 8 页，共 18 页 - - - - - - - - - 55. 下列逻辑电路中，不是组合逻辑电路的有( )A. 译码器B. 编码器C. 全加器D. 寄存器56.

22、 n 个变量函数的最小项是 ( ) 。A. n 个变量的积项，它包含全部n 个变量B. n 个变量的和项，它包含n 个变量C.每个变量都以原、反变量的形式出现，且仅出现一次D. n 个变量的和项，它不包含全部变量57. 求一个逻辑函数 F的对偶式，可将F 中的( )。A. “ ”换成“ +” ， “+”换成“”, 常数中的“ 0” “1”互换B. 原变量换成反变量，反变量换成原变量C. 变量不变D. 常数中的“ 0”换成“ 1” ， “1”换成“ 0”58. 逻辑函数EADACABAF( )。A. AB+AC+AD+AE B. A+BCED C. (A+BC)(A+DE) D. A+B+C+D

23、+E 59. 逻辑函数6,5,4,2mF1同CBBA F2之间关系为 ( )A.21FFB. 21FFC.21FFD.无关60. 时序逻辑电路一定包含 ( )A. 触发器B. 组合逻辑电路C. 移位寄存器D. 译码器61. 同步时序逻辑电路中必须有( )A. 输入逻辑变量B. 时钟信号C. 计数器D. 编码器62. 在自顶向下的设计过程中，描述器件总功能的模块一般称为( ) A. 底层设计B.顶层设计C. 完整设计D.全面设计63. 已知函数DCBAF，根据反演规则得到的反函数是( )AD)C()BA(B （A+B ） （C+D ）C BADCDBA名师资料总结 - - -精品资料欢迎下载 -

24、 - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 9 页，共 18 页 - - - - - - - - - 64. 最小项DCBA的逻辑相邻项是 ( )AABCD BDBCAC CDABDBCDA65. Mealy 型时序逻辑电路的输出 ( )。A.只与当前外部输入有关 B. 只与电路内部状态有关C.与外部输入和内部状态都有关 D. 与外部输入和内部状态都无关66. JK触发器在 CP脉冲作用下，欲实现n1nQQ，则输入信号不能为 ( )A. J=K=0 B. J=Q，K=QC. J=Q,K=Q D. J=Q,K=0 67. 逻

25、辑函数ABCCABBCACBACBAC)B,F(A,=( )Am(0,1,3,6,7) Bm(0,1,3,6,7) C m(6,7) D AB+C 68. 下列触发器中没有约束条件的是( )A. 基本 RS触发器B. 主从 RS触发器C. 维持阻塞 RS触发器D. 边沿 D触发器69. IspLSI 器件中，缩写字母GLB是指( )。A. 全局布线区B. 通用逻辑块C. 输出布线区D. I/O单元70. 表示任意两位无符号十进制数至少需要（）二进制数。A6 B7 C 8 D9 71. 余 3 码 10001000对应的 2421码为（） 。A01010101 B.10000101 C.1011

26、1011 D. 11101011 72. 下列四个数中与十进制数（72）10相等的是 ( ) A （01101000）2B.（01001000）2 C.（01110010）2D.（01001010）273. 标准或 -与式是由（）构成的逻辑表达式。A与项相或B. 最小项相或名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 10 页，共 18 页 - - - - - - - - - C. 最大项相与D.或项相与74. 对于 TTL或非门多余输入端的处理，不可以（） 。A、接电源B、通过

27、0.5k 电阻接地C 、接地D、与有用输入端并联75. 下列四种类型的逻辑门中，可以用（）实现三种基本逻辑运算。A. 与门B. 或门C. 非门D. 与非门76. 相邻两组编码只有一位不同的编码是( ) A2421BCD 码B.8421BCD码C.余 3 码D.格雷码77. 下列电路中，不属于时序逻辑电路的是( ) A计数器B.全加器C.寄存器D.RAM 78. 一个 6 位地址码、 8 位输出的 ROM ，其存储矩阵的容量为 ( )bit. A648 B.48 C.256 D.8 79. PROM 是一种 _ 可编程逻辑器件。 ( ) A与阵列可编程、或阵列固定的B.与阵列固定、或阵列可编程的

28、C.与、或阵列固定的D.与、或阵列都可编程的80. ROM 不能用于 _。A. 函数运算表B. 存入程序C. 存入采集的动态数据D. 字符发生器三、证明题1、 A ABCABCABCABC名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 11 页，共 18 页 - - - - - - - - - 2、ABB CACABCABC3、BAAB=BA4、)(CBAABCCBCABA5. 6. 7. 证明函数)CBA(B)C(AF是一自对偶函数8. 用公式法证明CABACBCABA四、分析题与

29、设计题1 知逻辑函数)12,6,1 ,0()15,13,8,7,5,4(),(dmDCBAF将函数移植到卡诺图上求 F 的最简“与 - 或”表达式求 F 的最简“或 - 与”表达式。2用 D 触发器设计一个0110 序列检测器， X 为序列输入， Z 为检测输出， 其关系如下。 (15分)X： 1011010110110 Z：0000100001000 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 12 页，共 18 页 - - - - - - - - - 3分析电路，写出驱动方程

30、并根据输入画出波形Q1、Q2( 设 Q1、Q2初态为 0) 。4分析 ROM 存贮矩阵连线图，写出输出各函数的标准表达式，指出电路逻辑功能。5分析下图所示电路的逻辑功能。CP A B Q1Q2名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 13 页，共 18 页 - - - - - - - - - 6某装置有三个输入端A、B、C，接收三位二进制数。当收到的二进制数能被十进制数3或 6 整除时，输出为1，否则输出为0，要求：（1）列出该装置的输入输出真值表；（2）写出最小项逻辑表达式；

31、（3）采用与非门和非门，画出逻辑电路图。7. 某机床共有4 个电气开关 ( 断为 0，通为 1)，每一开关控制一个机器动作，生产某零件需8 道工序， 每道工序的开关通断列表如下，要求设计开关K0的组合电路， 写出 K0的方程， 并用一块 3-8 线译码器 (74LS138) 及适当门电路实现。工序开关K3K2K1K00 0 0 1 1 1 1 0 0 0 2 0 1 1 0 3 0 1 0 1 4 1 0 1 0 5 1 1 0 0 6 1 0 1 1 7 0 1 0 0 8. .用边沿 D触发器设计一个按自然态序进行计数的可控模值同步加法计数器，当M=0时，为二进制，当M=1时，为三进制。要

32、求画出状态图，列出方程，画出逻辑连线图( 门电路可任选 ) 。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 14 页，共 18 页 - - - - - - - - - 9. 逻辑电路的输入A、B、C波形和输出F 波形之间的关系如下图所示。列出真值表；写出函数F 的逻辑表达式；要求采用最少门电路，画出满足该波形图的逻辑电路图。10图 4 所示为同步时序逻辑电路，写出各触发器状态方程和输出方程；做出状态转移表；画出状态转移图。11设计组合电路， 输入为一个4 位二进制正整数B=B3B2

33、B1B0，当 B能被 3 整除时，输出 Y=1,否则 Y=0，要求列出真值表，并用8 选 1 数据选择器 (74LS151) 实现，画出逻辑连线图( 门电路可任选， B0从数据端输入) 。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 15 页，共 18 页 - - - - - - - - - 12同步时序逻辑电路状态转移图如右图所示。采用 D触发器，列出状态转移表；写出激励方程表达式；画出逻辑电路图。13设计一个“1101”序列检测器，其典型输入、输出序列如下：输入 x：01011

34、0110111 输出 z：000000100100 要求 1）画出 Mealy 型状态图2）画出 Moore 型状态图3）请回答构造给定电路各需要几个触发器14用 3-8 译码器和与非门实现全加器的功能名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 16 页，共 18 页 - - - - - - - - - 0/0 1/0 0/0 0/0 0/1 1/0 1/1 Q2Q115八、已知某同步时序逻辑电路状态转移图如下图所示，要求：1 采用 D 触发器，列出状态转移真值表。2 写出激励方

35、程表达式和输出函数表达式。3 画出逻辑电路图。16. 用 VHDL完成 D 触发器程序设计。17. 用 JK 触发器设计一计数器，计数器用一个控制输入C 来控制计数器的模数。若C=0，计数器的M=3 ；若 C=1，计数器的M=4 。18用一个用八选一数据选择器74LS151 实现逻辑函数CBACBACBAF1/0 00 01 10 11 X/Z 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 17 页，共 18 页 - - - - - - - - - 19用卡诺图将下面函数化简成最简与或表达式：)15,14,12,8()11,7,4,3,0(),(mDCBAF，并画出简化表达式的逻辑电路图。20. 评奖委员会由A、B、C 三人组成，其表决权如下：如果A赞成，则其余两人只要有一个赞成可获奖；如果A 不赞成，则其余两人都赞成才可获奖；试列出：（1） “获奖决议通过”的真值表；（2）写出最小项逻辑表达式；（3）画出用二输入门电路实现的逻辑电路图名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 18 页，共 18 页 - - - - - - - - -