2022年数字逻辑系统教案.docx

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1、精选学习资料 - - - - - - - - - 3.2 时序电路描述 提问 什么是时序电路？时序电路与组合电路的区分？时序电路由输入规律组合电路、输出规律组合电路和储备器三部分 组成,它们之间的规律关系可用输出方程、驱动方程和状态方程表 示；时序规律电路的特点 1 时序规律由组合电路和储备电路组成；因而电路的工 2 在储备元件的输出和电路输入之间存在反馈连接；作状态,与时间因素相关,即时序电路的输出由电路的输入和原先 的状态共同打算；时序电路通常分为两大类 : 一类是同步时序规律电路, 电路中全部存 储器由一个时钟脉冲掌握；另一类是异步时序电路,此类电路无公 共的时钟脉冲；3.2.1 D 触

2、发器 提问 D触发器的输入输出关系 Qn+1 = D 分析 例 3-6 1、语句讲解 2、时序仿真 3.2.2 时序描述 VHDL规章 1. 标准规律位数据类型 STD_LOGIC BIT 数据类型定义：TYPE BIT IS0,1; -只有两种取值 STD_LOGIC数据类型定义：TYPE STD_LOGIC IS U,X,0,1,Z,W,L,H,-; -有 9 种取值 2. 设计库和标准程序包LIBRARY WORK ; LIBRARY STD ; USE STD.STANDARD.ALL ; 名师归纳总结 - - - - - - -第 1 页,共 5 页精选学习资料 - - - - -

3、- - - - LIBRARY ; USE .ALL ; LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; 3. 信号定义和数据对象 例 3-6 中由于 Q1被定义为器件的内部节点信号, 数据的输出不像端 口信号那样受限制, 所以不必定义其端口模式； 定义 Q1的目的是为 了在设计更大的电路时使用由此引入的信号,这是一种常用的时序电路的设计方式；4. 上升沿检测表式和信号属性函数 EVENT EVENT 对 CLOCK标识符的信号在当前的一个微小的时间段 内发生时间的情形进行检测；所谓发生大事,就是CLOCK在其数据类型的取值范围内发生变化,从一种取值转

4、变到另一种取值（或电平方式）；5. 不完整条件语句与时序电路 提问 是否可以认为 CLK上升沿测定语句“ CLKEVENT AND CKK= 1 ”就成为综合器构建时序电路的必要条件？（否定）时序电路构建关键在于利用不完整的条件语句的描述,这种构成时序电路的方式是VHDL描述时序电路最重要的途径；通常,完整的条件语句只能构成组合规律电路；留意：虽然在构建时序电路方面,可以利用不完整的条件语句所具有的特殊构成时序电路, 但在利用条件语句进行纯组合电路设计时,假如没有充分考虑电路中全部可能显现的问题（条件）,即没有列全全部的条件及其对应的处理方法, 将导致不完整的条件语句的显现,从而综合出设计者不

5、期望的组合与时序电路的混合体；3.2.3 时序电路的不同表述 一、采纳 CLKEVENT AND CLK=1 AND CLKLAST_VALUE=0语 句；如例 3-9 二、采纳 CLK=1 AND CLKLAST_VALUE=0语句；如例 3-10 名师归纳总结 - - - - - - -第 2 页,共 5 页精选学习资料 - - - - - - - - - 三、调用 rising_edge函数；如 3-11；次函数只用于标准规律位数据类型 STD_LOGIC的信号 , 属于 STD_LOGIC_1164程序包；四、采纳 WAIT UNTIL语句实现；如 3-12 五、利用进程的启动特性产生

6、对CLK的边沿检测；如3-13 六、电平触发寄存器；如3-14 注：时序电路常用的表达方法为第一种和第三种；3.3 全加器的 VHDL描述ainu1 h_adderdh_adderfaor2accoutainf_addercoutAcoeAcobu3binsumsumcinbinBsoBsocinu23.3.2 CASE 语句 1. CASE 语句CASE IS When = ; . ; ；When = ; . ; ；. WHEN OTHERS = ; END CASE ；case 语句是无序的,全部表达式值都并行处理；case 语句中的条件表达式的值必需举穷尽,又不能重复；名师归纳总结 -

7、- - - - - -第 3 页,共 5 页精选学习资料 - - - - - - - - - 不能穷尽的条件表达式的值用 含有任意项输入的条件表达式,确定输出；2. 标准规律矢量数据类型OTHERS表示；对应用于任意项输出, 而不能有B : OUT STD_LOGIC_VECTOR7 DOWNTO 0 或 SIGNAL A ：STD_LOGIC_VECTOR1 TO 4 B = 01100010 ; - B7 为 0 B4 DOWNTO 1 = 1101 ; - B4 为 1 B7 DOWNTO 4 = A ; - B6 等于 A2 SIGNAL C ：BIT_VECTOR3 DOWNTO 0

8、 3. 并置操作符 & SIGNAL a : STD_LOGIC_VECTOR 3 DOWNTO 0 ; SIGNAL d : STD_LOGIC_VECTOR 1 DOWNTO 0 ; . a 连接端口名 ,.; 映射方法分为两类：1、位置映射方法, 就是下一层元件端口说明中的信号书写次序位置 和 PORTMAP 中指定的实际信号书写次序位置一一对应；如：U3：and2 PORT MAP d0,Sel ,aa；2、名称映射方法, 就是将已经存于库中的模块的各端口名称给予设 计中模块的信号名；名师归纳总结 如： U3： and2 PORT MAP a = d0 , b = sel,c = aa ；第 5 页,共 5 页- - - - - - -