2022年班路抢答器方案方案 .pdf

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1、个人资料整理仅限学习使用一、实验目的1学习智力竞赛抢答器电路的工作原理。2学习综合数字电子电路的设计、实现和调试方法。二、实验内容和要求设计实现一个可容纳四组参赛者的数字智力竞赛抢答器。要求：每组设置一个抢答按钮供抢答者使用；电路具有第一抢答信号的鉴别和锁存功能。在此基础上再增加计分电路和犯规电路。三、设计思路可将整个系统分为三个主要模块：抢答鉴别模块QDJB；抢答计时模块JSQ；抢答计分模块 JFQ。整个系统的组成框图如图5-5-8 所示。图-1 智力竞赛抢答器系统框图四、电路设计CLR A B C D 抢答鉴别电路ALED BLED CLED DLED 组别显示译码电路组别显示计分电路SC

2、OREA SCOREB SCOREC SCORED ADD 计时电路LOAD L1L0 CLK EN 计时显示译码电路JSXS1 JSXS0 精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 1 页，共 6 页个人资料整理仅限学习使用图-2 1电路设计指标I本抢答器最多可提供4 名参赛选手使用，编号为14 号，各队分别用一个按钮 S1S4 ）控制，并设置一个系统清零和抢答控制开关S5，该开关由主持人控制。II抢答器具有数据锁存功能，并将锁存数据用发光二极管指示灯显示出来，同时蜂鸣器发出间歇式声响，主持人清零后，声音提示停止。III.抢答先后的分辨率为

3、1ms 。IV.开关 S5 作为清零及抢答控制开关有主持人控制），当开关S5 被按下时，抢答电路清零，松开后则允许抢答，输入抢答信号由抢答按钮的S1S4 实现。选 手 抢 答 按主持人控制抢答控制器定时器倒计时器声提示显示时间计分器精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 2 页，共 6 页个人资料整理仅限学习使用V.有抢答信号输入时，有数码管显示出相应组别的号码。此时再按其他任何一个抢答开关均无效，指示灯依旧保持第一个开关按下时所对应的状态不变。VI.能完成由主持人控制的30 秒倒计时，有抢答信号输入后计时器停止。VII能完成定时器复位，启

4、动，暂停/继续计数。VIII能完成对每个选手抢答次数的记录，并可复位。2仿真电路组成1 ）四路抢答器原理见图-3 图-3 该电路由四个D 触发器、与非门及脉冲触发电路等组成。其中S1，S2，S3、S4 为抢答人按钮， S5 为主持人复位。 74LS175为四 D 触发器。无人抢答时， S1S4 均未被按下， 1D4D均为低电平，在555 定时器电路产生时钟脉冲作用下，1Q 立即变为高电平，对应指示灯X1 发光，精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 3 页，共 6 页个人资料整理仅限学习使用同时数码管显示为1，将 555 定时脉冲封锁，此时

5、送给74ls175 的 CLK端不再有脉冲信号，所以74LS175 输出不再变化，其他抢答者再按下按钮也不起作用，从而实现了抢答。若要清除，则由主持人按S5 按钮完成，并为下一次抢答做好准备。2 ）定时器实现秒脉冲发生器由555 定时器和外接元件R1、R2、C 构成多谐振荡器。F=1Hz定时器电路见图 -4 图-4 计数器由两片 74LS192 同步十进制计数器构成利用错位输出端 BO 于下一级 DOWN 相连30 循环设置为，十位片DCBA=0011 个位片 DCBA=0000译码及显示电路有译码驱动器74LS48 和 7 段数码管组成控制电路与非门 U20A 和 U21A 组成 RS触发器

6、，实现计数器复位、计数和保持30精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 4 页，共 6 页个人资料整理仅限学习使用电路如图 -5 所示图-5 3 ）计数电路计数器由 74LS192 构成置数输入端接地， up 端接选手输入信号，当有信号输入是加一，load端接电源和复位开关用于复位，down 加开关控制计数器的减法，电路如图 -6精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 5 页，共 6 页个人资料整理仅限学习使用图-7 4 ）完整电路见图-8 图-8 精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 6 页，共 6 页