详细计算机组成基础学习知识原理(第三版)课后规范标准答案.doc

\\ 1． 1 计算机是一种能自动地、高速地对各种数字化信息进行运算处理的电子设备。 1． 2 冯诺依曼计算机体系结构的基本思想是存储程序，也就是将用指令序列描述的解题程 序与原始数据一起存储到计算机中。计算机只要一启动，就能自动地取出一条条指令并执行之，直至程序执行完毕，得到计算结果为止。 按此思想设计的计算机硬件系统包含：运算器、控制器、存储器、输入设备和输出设备。 各部分的作用见教材：P10—P12 1． 3 计算机的发展经历了四代。 第一代：见教材P1 第二代：见教材P2 第三代：见教材P2 第四代：见教材P2 1． 4系统软件定义见教材：P12—13，应用软件定义见教材：P12 1． 5见教材：P14—15 1． 6见教材：P11 1． 7见教材：P6—8 1． 8硬件定义见教材：P9 软件定义见教材：P12 固件定义见教材：P13 1． 9 1） 听觉、文字、图像、音频、视频 2） 图像、声音、压缩、解压、DSP 1． 10处理程度按从易到难是： 文本图形图像音频视频 2.1各数的原码、反码、补码和移码见下表： 十进制数真值 二进制数真值 原码表示 反码表示 补码表示 移码表示 1） --35/64 --0.1000110 1.1000110 1.0111001 1.0111010 0.0111010 2） 23/128 0.0010111 0.0010111 0.0010111 0.0010111 1.0010111 3） --127 --01111111 11111111 10000000 10000001 00000001 4) 小数表示—1 --1.0000000 —— —— 1.0000000 0.0000000 整数表示—1 --00000001 10000001 11111110 11111111 01111111 2．2 27/64=00011011/01000000=0.0110110=0.110112-1 规格化浮点表示为：[27/64]原＝101，011011000 [27/64]反＝110，011011000 [27/64]补＝111，011011000 同理：--27/64=-- 0.110112-1 规格化浮点表示为：[27/64]原＝101，111011000 [27/64]反＝110，100100111 [27/64]补＝111，100101000 2．3 模为：29=1000000000 2．4 不对，8421码是十进制的编码 2．5浮点数的正负看尾数的符号位是1还是0 浮点数能表示的数值范围取决于阶码的大小。 浮点数数值的精确度取决于尾数的长度。 2．6 1）不一定有N1>N2 2）正确 2．7 最大的正数：0111 01111111 十进制数：（1－2－7）27 最小的正数：1001 00000001 十进制数：2－72－7 最大的负数：1001 11111111 十进制数：--2－72－7 最小的负数：0111 10000001 十进制数：--（1－2－7）27 2．8 1）[x]补=00.1101 [y]补=11.0010 [x+y]补＝[x]补+[y]补=11.1111 无溢出 x+y= －0.0001 [x]补=00.1101 [--y]补=00.1110 [x－y]补＝[x]补+[--y]补=01.1011 正向溢出 2）[x]补=11.0101 [y]补=00.1111 [x+y]补＝[x]补+[y]补=00.0100 无溢出 x+y= 0.0100 [x]补=11.0101 [--y]补=11.0001 [x－y]补＝[x]补+[--y]补=10.0110 负向溢出 3) [x]补=11.0001 [y]补=11.0100 [x+y]补＝ [x]补+[y]补=10.0101 负向溢出 [x]补=11.0001 [--y]补=00.1100 [x－y]补＝[x]补+[--y]补=11.1101 无溢出 X－y=－0.0011 2．9 1）原码一位乘法 |x|=00.1111 |y|=0.1110 部分积 乘数 yn 00.0000 0.1110 +00.0000 00.0000 00.00000 0.111 +00.1111 00.11110 00.011110 0.11 +00.1111 01.011010 00.1011010 0.1 +00.1111 01.1010010 00.11010010 Pf=xf⊕yf=1 |p|=|x||y|=0.11010010 所以[xy]原=1.11010010 补码一位乘法 [x]补=11.0001 [y]补=0.1110 [--x]补=11.0001 部分积 yn yn+1 00.0000 0.11100 00.00000 0.1110 +00.1111 00.11110 00.011110 0.111 00.0011110 0.11 00.00011110 0.1 +11.0001 11.00101110 [xy]补=11.00101110 2）原码一位乘法 |x|=00.110 |y|=0.010 部分积 乘数 yn 00.000 0.010 +00.000 00.000 00.0000 0.01 +00.110 00.1100 00.01100 0.0 +00.000 00.01100 0 00.001100 Pf=xf⊕yf=0 |p|=|x||y|=0.001100 所以[xy]原=0.001100 补码一位乘法 [x]补=11.010 [y]补=1.110 [--x]补=00.110 部分积 yn yn+1 00.000 1.1100 00.0000 1.110 +00.110 00.1100 00.01100 1.11 00.001100 1.1 所以[xy]补=0.001100 2．10 1）原码两位乘法 |x|=000.1011 |y|=00.0001 2|x|=001.0110 部分积 乘数 c 000.0000 00.00010 +000.1011 000.1011 000.001011 0.000 000.00001011 00.0 Pf=xf⊕yf=1 |p|=|x||y|=0.00001011 所以[xy]原=1.00001011 补码两位乘法 [x]补=000.1011 [y]补=11.1111 [--x]补=111.0101 部分积 乘数 yn+1 000.0000 11.11110 +111.0101 111.0101 111.110101 11.111 111.11110101 11.1 所以[xy]补=111.11110101 xy=--0.00001011 2）原码两位乘法 |x|=000.101 |y|=0.111 2|x|=001.010 [--|x| ] 补=111.011 部分积 乘数 c 000.000 0.1110 +111.011 111.011 111.11011 0.11 +001.010 001.00011 000.100011 Pf=x⊕yf=0 |p|=|x||y|=0.100011 所以[xy]原=0.100011 补码两位乘法 [x]补=111.011 [y]补=1.001 [--x]补=000.101 2[--x]补=001.010 部分积 乘数 yn+1 000.000 1.0010 +111.011 111.011 111.111011 1.00 +001.010 001.00011 000.100011 所以[xy]补=0.100011 2.11 1) 原码不恢复余数法 |x|=00.1010 |y|=00.1101 [--|y| ]补=11.0011 部分积 商数 00.1010 +11.0011 1101101 0 11.1010 +00.1101 00.0111 0.1 00.1110 +11.0011 00.0001 0.11 00.0010 +11.0011 11.0101 0.110 01.1010 +00.1101 11.0111 0.1100 +00.1101 00.0100 所以[x/y]原=0.1100 余数[r]原=0.01002—4 补码不恢复余数法 [x]补=00.1010 [y]补=00.1101 [--y]补=11.0011 部分积 商数 00.1010 +11.0011 11.1101 0 11.1010 +00.1101 00.0111 0.1 00.1110 +11.0011 00.0001 0.11 00.0010 +11.0011 11.0101 0.110 10.1010 +00.1101 11.0111 0.1100 +00.1101 00.0100 所以[x/y]补=0.1100 余数[r]补=0.01002—4 2）原码不恢复余数法 |x|=00.101 |y|=00.110 [--|y| ] 补=11.010 部分积 商数 00.101 +11.010 11.111 0 11.110 +00.110 00.100 0.1 01.000 +11.010 00.010 0.11 00.100 +11.010 11.110 0.110 +00.110 00. 100 所以[x/y]原=1.110 余数[r]原=1.1002—3 补码不恢复余数法 [x]补=11.011 [y]补=00.110 [--y]补=11.010 部分积 商数 11.011 +00.110 00.001 1 00.010 +11.010 11.100 1.0 11.000 +00.110 11.110 1.00 11.100 +00.110 00.010 1.001 +11.010 11.100 所以[x/y]补=1.001+2—3=1.010 余数[r]补=1.1002—3 2．12 1） [x]补=2110100.100100 [y]补=2111011.100110 小阶向大阶看齐： [x]补=2111000.010010 求和：[x+y]补=21110（00.010010＋11.100110）＝2111011.111000 [x-y]补=21110（00.010010＋00.011010）＝2111000.101100 规格化：[x+y]补=2101111.000000 浮点表示：1011，11.000000 规格化：[x-y]补=2111000.101100 浮点表示：1110，0.101100 2）[x]补=2010111.011110 [y]补=2010000.010110 小阶向大阶看齐：[y]补=2010100.001011 求和：[x+y]补=20101（11.011110＋00.001011）＝2010111.101001 [x-y]补=20101（11.011110＋11.110101）＝2010100.010011 规格化：[x+y]补=2101011.010010 浮点表示：1010，11. 010010 规格化：[x-y]补=2101000.100110 浮点表示：1010，00.100110 2．13 见教材：P70 2．14 1）1.000101126 2）0.110111*2-6 2． 15 1） 串行进位方式 C1=G1+P1C0 G1=A1B1， P1=A1⊕B1 C2=G2+P2C1 G2=A2B2， P2=A2⊕B2 C3=G3+P3C2 G3=A3B3， P3=A3⊕B3 C4=G4+P4C3 G4=A4B4， P4=A4⊕B4 2) 并行进位方式 C1=G1+P1C0 C2=G2+P2G1+P2P1C0 C3=G3+P3G2+P3P2G1+P3P2P1C0 C4= G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0 2． 16 参考教材P62 32位两重进位方式的ALU和32位三重进位方式的ALU 2．17 F3 F2 F1 F0 74LS181 4位ALU Cn+4 Cn MS3~S0 A3 B3 A2 B2 A1 B1 A0 B0- “1” F3 F2 F1 F0 74LS181 4位ALU Cn Cn+4 “1” A3 B3 A2 B2 A1 B1 A0 B0- 3.1见教材：P79 3．2 见教材：P83 3．3与SRAM相比，DRAM在电路组成上有以下不同之处： 1） 地址线的引脚一般只有一半，因此，增加了两根控制线RAS、CAS，分别控制接受行地址和列地址。 2） 没有CS引脚，在存储器扩展时用RAS来代替 由于引脚的限制，要分开接收行地址和列地址。 3．4见教材：P88 3．5 1） （22016）/（21716）=23=8 2） （128k16）/（16k8）=82＝16 3）168=128 ，CPU通过译码与片选方式选择模块板。 D0……D15 CS同左 3:8 译 码 器 A14 A15 A16 A0……A13 A17 A18 A19 CPU …… 16k82 CS Y0 Y1 …… Y6 Y7 3:8译码器 …… …… …… 3.6 （1）芯片1K4位，片内地址线10位（A9--A0 ），数据线4位。芯片总数为：（16K16）/（1K4）=164＝64片 （2）存储器容量为16K，故地址线总数为14位（A13─A0），其中A13A12A11A10通过 4：16译码器产生片选信号CS0─CS15 。 （3）刷新信号周期为：2ms/64=31.3us。 （4）若用集中式刷新，则刷新一遍用64个读/写周期。 死时间率为：640.1/21000=0.32%。 ROM：16K 空：8K RAM：40K （1） 0000H 3FFFH 4000H 5FFFH 6000H FFFFH （2）CPU与芯片连接如图所示： 3．8 1）可采用多体交叉存储器或高速缓冲存储器来实现。 2）可参考P109图3－20 3．9 1） 虚拟地址格式： 29 12 11 0 页面号（18位） 页内地址（12位） 虚拟地址30位 2） 物理地址格式： 21 12 11 0 页号（10位） 页内地址（12位） 物理地址22位 3）页表的长度为：1GB/4KB=256K 3．10 1） 程序运行的时间不相等,第一种情况的运行时间要大于第二种情况的运行时间。 2） 假设运行一条指令的时间为4T 在四体交叉存储器中第一次取6条指令的时间=4T+5T=9T，以后均为8T。重复执行80次的时间=798+9T=641T 在四体交叉存储器中第一次取8条指令的时间=4T+7T=11T，以后均为8T。重复执行60次的时间=598+11T=483T 3．11 M（x）=x1+x0=0011 M（x）x3=x4+x3=0011000 G（x）= x3+x +1=1011 M（x）x3/ G（x）=0011000/1011=0011+101/1011 M（x）x3+ R（x）=0011000+101=0011101 海明码是：0100011 4.1 ①. 见书P133 ②. 见书P134 ③. 见书P136 ④. 见书P136 ⑤. 见书P137 ⑥. 见书P149 ⑦. 见书P141 ⑧. 见书P142 ⑨. 见书P147 ⑩. 见书P154 4.2 ①. 寄存器直接 ②. 寄存器间接 ③. 立即数 ④. 直接 ⑤. 相对、基址、变址 4.3 寻址方式分为：指令寻址方式和操作数寻址方式 操作数寻址方式可分为： （1） 隐含寻址 （2） 立即寻址 Data=D （3） 寄存器寻址 Data=(R) （4） 寄存器直接寻址 EA=R （5） 存储器直接寻址 EA=A （6） 寄存器间接寻址 EA=(R) （7） 存储器间接寻址 EA=(D) （8） 相对寻址 EA=(PC)+D （9） 基址寻址 EA=(R)基址+D （10） 变址寻址 EA=(R)变址+D （11） 复合寻址方式 Ÿ 相对间接寻址 EA=（（RC）+D） Ÿ 间接相对寻址 EA=（PC）+（D） Ÿ 变址间接寻址 EA=（（R）+D） Ÿ 间接变址寻址 EA=（R）+（D） Ÿ 基址+变址寻址 EA=（R）基址+（R）变址+D 4.4 参见书P154。 4.5 不合理。因为浪费了存储空间。 4.6 256-K-L 条 4.7 双操作数最多可拥有的指令数为255条，单操作数最多可拥有的指令数为63条，无操作数最多可拥有的指令数为64条。 4.8 变址寻址方式的访存有效地址是：02B0H+001FH=02CFH 变址寻址方式的访存有效地址是：3A00H+001FH=3A1FH 4.9 参见书P156。 4.10 指令格式及寻址方式的特点为： （1） 操作码字段为4位，可指定16种操作，即16条指令； （2） 单字长（16位）两地址指令； （3） 操作数存放于两个寄存器中，是RR型指令，这种指令结构执行速度快； （4） 每个操作数可以指定8种寻址方式； （5） 该指令格式的寻址方式可以是寄存器直接寻址和寄存器间接寻址。 4.11 参见书P157。 4.12 某计算机字长为16位，主存容量为640K字，采用单字长单地址指令，共有80条指令。试用直接、间接、变址、相对四种寻址方式设计指令格式。 解：80条指令需占用操作码字段（OP）7位，寻址模式（X）2位，形式地址（D）7位。其指令格式如下： 15 9 8 7 6 0 OP X D 寻址模式模式定义如下： X=00 直接寻址 有效地址为：EA=D（27） X=01 间接寻址 有效地址为：EA=（D）（64K） X=10 变址寻址 有效地址为：EA=（R）+ D（27） X=11 相对寻址 有效地址为：EA=（PC）+D（27） 其中R为变址寄存器（16位），PC为程序计数器（16位），在变址和相对寻址时，可采用交错相加的方式来产生有效地址。其最大的寻址空间可达216+7=223〉220〉640K，故满足题目要求。 4.13 操作码的第0位和第1位组成4种不同的编码，分别代表不同字长的指令： 00代表字长为1字节的指令； 01代表字长为2字节的指令； 10代表字长为3字节的指令； 11代表字长为4字节的指令。 每取出一个字（32位）时，根据该字的第0位和第1位可判断出这个字中的第一条指令包含多少字节，假如它包含n个字节。然后看第n+1个字节的前两位，得出这个字中第二条指令包含多少字节，以此类推，可知这个字中包含的指令条数。 4.14 RS型指令中，64种操作需占用操作码字段（OP）6位，16个通用寄存器 需占用4位，剩余地址码部分22位，故RS型指令的最大存储空间是32+22=54 位。 4.15 清除R2可采用下面任意一条指令： 指令 功能说明 （1）ADD R0，R0，R2 R2 （R0）+（R0） （2）SUB R2，R2，R2 R2 （R2）-（R2） （3）ADD R0，imm（0），R2 imm（0）为立即数0， R2 （R0）+0 4.16 ①. 对。 ②. 错。选用使用频度高的一些简单指令以及很有用但不复杂的指令。 ③. 错。只是相对CISC机要简单一些。 ④. 错。有乘、除指令和浮点运算指令。 4.17 参见书P159。 5.1 ①. 见书P166 ②. 见书P169 ③. 见书P169 ④. 见书P169 ⑤. 见书P169 ⑥. 见书P171 ⑦. 见书P171 ⑧. 见书P171 ⑨. 见书P191 ⑩. 见书P191 5.2 ①. 控制器 ②. 栈顶指示器 ③. 指令寄存器 ④. 指令计数器 ⑤. 水平、垂直 ⑥. 水平、垂直 ⑦. 控制存储器 EPROM ⑧. 同步控制 ⑨. 组合逻辑控制器 ⑩. 200ns 延长机器周期或局部控制 5.3 ①. 通用寄存器 ②. AX或AL ③. 状态寄存器中的ZF ④. 状态寄存器中的OF ⑤. CX ⑥. IP ⑦. SP ⑧. IR ⑨. 指令译码器 ⑩. AC 5.4 参见书P165~168 5.5 参见书P189 5.6 数据通路如下图所示。其中，PC为程序计数器，本身具有加1的功能。各部件可通过单总线相互连接起来，数据传送方向由箭头表示。 5.7 指令周期流程图如下所示： 5.8 节拍脉冲T1，T2，T3的宽度实际上等于时钟脉冲的周期或是它的倍数。由此，T1=T3=20ns，T2=40ns,所以主脉冲源的频率应为f=1/T1=50MHZ. 根据时序信号关系，T1，T2，T3三个节拍脉冲的逻辑表达式如下： T1=C1C2 T2=C2 T3=C1 T1用与门实现，T2和T3则用C2的Q端和C1的Q端加非门实现，其目的在于保持信号输出延迟时间的一致性并与环形脉冲发生器隔离。 时序产生器逻辑图如下图所示： 5.9 采用循环移位寄存器形式。当总清信号CLR使触发器C4置“1”时，门3打开。第一个正脉冲φ通过3使触发器 C1-C3清“0”。由于时钟源输出10MHz（脉冲宽度100ns），经过半个主脉冲周期（50ns）的延迟，触发器C4由“1”状态翻到“0”状态，再经过半个主脉冲周期的延迟，第二正脉冲的上升沿作移位信号，使触发器C1-C3变为“100”状态，此后第二个φ，第三个φ连续通过门2成移位信号，相继变为“110”，“111”状态。 当C3变为“1”状态时（对应第4个正脉冲），其状态反映到C4的D端，因而在第4个正脉冲下沿将C4置“1”，门3复又打开，第5个正脉冲通过门3又形成清“0”脉冲，将C1—C3清零，于是下一个循环再度开始。 T1—T4是四个输出节拍脉冲。根据已知条件，其译码逻辑表达式为： T1=C1C2 T2=C2C3 T3=C3 T4=C1 这四个脉冲是等间隔宽度的脉冲，每个脉冲宽度为16.7ns。 时序产生器逻辑图如下图所示： 5.10 （1）主频为66MHz，所以，主频周期=1/66MHz=0.015us， 故一条指令执行时间=0.015us22=0.061us， 故每秒执行的指令条数=1/0.061us=16.4MIPS。 （2）由题意，一条指令执行时间=0.015us2（2+2）=0.12us， 故每秒执行的指令条数=1/0.12us=8.3MIPS。 5.11 参见书P203、P192 5.12 微指令所占的单元总数=（8011+1）32=88132， 所以控制存储器容量可选1K32。 5.13 （1）假设判别测试字段中每一位作为一判别标志，那么由于有4个转移 条件，故该字段为2位。因为控制存储器为512单元，所以下一地址字段为9位。故微命令字段=48-2-9=37位。 （2）逻辑框图见书P203图5.27。 5.14 将一个微指令周期中的互斥性微指令信号组合在一个小组中，进行分组译 码。经分析，（e，f，h）和（b，i，j）可分别组成两个小组或两个字段，然后进行译码，可得六个微命令信号，剩下的a，c，d，g四个微命令信号可进行直接控制，其整个控制字段组成如下图所式： 0 1 e 0 1 b 1 0 f 1 0 i a c d g 1 1 h 1 1 j 4位 2位 2位 5.15 ①. 软件子程序调用是通过软件的方法调用乘法子程序来实现乘法运算的操作；硬布线控制逻辑是通过硬布线控制器所产生的控制信号来实现乘法运算；微程序控制是通过微程序控制器所产生的控制信号来实现乘法运算。 ②. 速度最快的是硬布线控制逻辑，其次是微程序控制，速度最慢的是软件子程序调用。 ③. 软件子程序调用不需要特殊的硬件部件；硬布线控制逻辑需要硬布线控制器；微程序控制需要微程序控制器。 5.16 参见书P211。 5.17 ①. 流水线的操作周期应按各步操作的最大时间来考虑，即流水线的时钟周期=100ns。 ②. 若相邻两条指令发生数据相关，就停顿第2条指令的执行，直到前面的指令结果已经产生，因此至少要推迟2个时钟周期。 ③. 若对硬件加以改进，如采用专用的通路技术，那么第2条指令的执行不会被推迟。 5.18 略。 5.19 参见书P229。 6.1采用总线结构的计算机系统中,主存与外设的编制方法有两种,一种是统一编址的方法,一种是单独编址的方法. 在单总线系统中,设备的寻址采用统一编址的方法,即所有的主存单元以及外设设备接口寄存器的地址一起构成一个统一的地址空间,因此,访内存指令与I/O指令在形式上完全相同,区别仅在于地址的数值不一样.而在双总线系统中,采用单独编址的方法,cpu对内存总线和系统总线必须有不同的指令系统,内存地址和I/O设备的地址是分开的,当访问内存时,由存储读,存储写两条控制线控制;当访问I/O设备时,由I/o读,I/O写两条控制线控制. 6.2根据总线控制部件的位置,判别总线使用权有限级别可分为集中式和分散式控制.集中式控制分为链式查询,计数器查询,和独立请求方式. 1. 链式查询方式的主要特征是总线同意信号BG的传送方式;它串行地从一个I/O接口传送到另一个I/O接口.显然,在查询链中离总线控制器最近的设备具与最高优先权,离总线最远,优先权最低. 2. 计数器定时方式:总线上的任一设备要求使用总线时,都通过BR线发出总线请求.总线控制器接到请求信号后,在BS线为"0"的情况下让计数器开始计数,计数值通过一组地址线发向各设备.每个设备接口都有一个地址判别电路,当地质线上的计数值与请求总线的接口的地址相一致时,该设备后的总线使用权.每次计数值可以从"0"开始,也可以从终止点开始计数,如果从 "0"开始,则各设备的优先次序与链式查询相同.如果从中止点开始,则各设备的优先级都相同. 3. 独立请求方式 :每一个共享总线的设备均有一对总线请求和总线同意线.总线控制部件中有一个排队电路,根据一定的优先次序决定首先响应哪一个设备,并对该设备发出同意信号.独立请求方式的优点是响应时间快,并且对优先次序的控制也很灵活. 6.3 单总线采用统一编址方法，省去了I/O指令，简化了指令系统。单总线结构简单，使用灵活，易扩充。然而，由于主存的部分地址空间要用于外部设备