2022年线阵CCD驱动的FPGA时序设计 .pdf

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1、光电技术实验报告线阵 CCD 驱动 FPGA 时序设计中国海洋大学2007级电子信息科学与技术线阵 CCD 驱动的 FPGA 时序设计实验组成员：袁航周杰 赵宁 杨剑波摘要：CCD ，英文全称：Charge-coupled Device，中文全称：电荷耦合元件。可以称为CCD图像传感器。CCD 是一种半导体器件，能够把光学影像转化为数字信号。 CCD上植入的微小光敏物质称作像素（Pixel ）。一块CCD上包含的像素数越多，其提供的画面分辨率也就越高。 CCD 的作用就像胶片一样，但它是把图像像素转换成数字信号。CCD上有许多排列整齐的电容，能感应光线，并将影像转变成数字信号。由于CCD的转换

2、效率、信噪比等光电特性只有在合适的时序驱动下才能达到设计所规定的最佳值，输出稳定可靠的信号，因此，驱动电路的设计也就成为其应用中的关键问题之一。关键词： CCD ；时序；驱动仿真一、实验设计要求设计一线阵 CCD 驱动时钟，用一输入的clk, 驱动 CCD 、AD 、FIFO组成的整个CCD 系统，并要求有一个复位端reset 。二、实验目的本实验主要是设计基于FPGA 设计线阵 CCD 器件复杂驱动电路和整个CCD 的电子系统控制逻辑时序的方法，并给出时序仿真波形，通过对线阵CCD 驱动电路的时序设计，了解一个系统设计的基本方法，加深了解时序电路的设计方法。三、实验设备ccd 线阵：sony

3、ILX511 AD：Analog Devices - AD9224 FIFO：Integrated Device Technology - IDT7204 Cypress - CY7C460A 四、背景介绍AD 电路里面的模拟信号转换为数字信号的电路简称AD电路。FIFO 英文 First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1 完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。CCD CCD 是以电荷作为信号，而

4、不同于其他大多数器件是以电流或者电压为信号，其基本功能是信号电荷的产生、存储、传输和检测。当光入射到CCD 的光敏面时，CCD 首先完成光电转换即产生与入射光辐射量成线性关系的光电荷。CCD名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页，共 7 页 - - - - - - - - - 光电技术实验报告线阵 CCD 驱动 FPGA 时序设计的工作原理是被摄物体反射光线到CCD 器件上。 CCD 根据光的强弱积聚相应的电荷，产生与光电荷量成正比的弱电压信号，经过滤波、放大处理，通

5、过驱动电路输出一个能表示敏感物体光强弱的电信号或标准的视频信号。基于上述将一维光学信息转变为电信息输出的原理，线阵CCD 可以实现图像传感和尺寸测量的功能。其显著特点是：1. 体积小重量轻； 2. 功耗小，工作电压低，抗冲击与震动，性能稳定，寿命长；3. 灵敏度高，噪声低，动态范围大；4. 响应速度快，有自扫描功能，图像畸变小，无残像；5. 应用超大规模集成电路工艺技术生产，像素集成度高，尺寸精确，商品化生产成本低。因此，许多采用光学方法测量外径的仪器，把CCD 器件作为光电接收器。五、设计思路：在老师的指导下，我们对要设计的数字系统进行了分析，其设计的框图如下：在上图中我们可以清楚地看到我们

6、需要做的是用一个输入的clk ，产生 CCD 、AD 、FIFO所需要的 clk ，用以驱动它们。 CCD 需要两个时钟： rog和clk,AD 和FIFO分别需要一个 clk 。芯片的选择： IDT 公司的 CMOS ASYNCHRONOUS FIFO IDT7203,SONY公司的ILX511系列的 CCD 和AD9224 系列的 AD 采样器，这三个片子所需要的clk 分别为：根据sony公司的 ILX511 系列线阵 CCD 的技术手册可以知道，该类型线阵CCD的最好工作时钟在 2MHz 条件下， ILX511CCD 线阵共有 2086个像元，其中只有 2048个像源是有效的。前面 3

7、2个和后面 6个像元是哑元。转换时 AD 不对这部分像元进行采样输出。 AD 必须在这 2048个像源开始采样，否则会存入FIFO中一些无用的信息。由上图和技术手册可知ILX511系列线阵 CCD ，ROG 选通脉冲信号和 clk 信号之间要求， t7 要持续 5000ns；t9 要持续 3000ns。另外由该 CCD 的转换时序图可以知道，在时钟信号的下降沿进行转换输出。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页，共 7 页 - - - - - - - - - 光电技术

8、实验报告线阵 CCD 驱动 FPGA 时序设计由AD9224 的技术资料可以知道，该型ADC 采用流水线结构转换频率高达20MHz 的高速 12位ADC 。该型 ADC 是上升沿采样，而且每采样一个数值要延迟3个时钟周期。 AD 的输出比输入延迟三个周期，怎样用一个clk协调三个片子进行工作成了我们这次实验的关键。它的采样时序如下图示：用一计数器 count对输入的 clk 的上升沿进行计数，在CCD 的 2048个有效像源以前让 AD 和 FIFO 的 clk 一直保持在高电平，当到达有效像源时让AD 开始工作，在延时 3 个周期后， FIFO 开始工作，当 2048个像源采样完后， AD

9、的clk 再次定义为高电平，在延时3个周期后， FIFO 停止工作，这样就完成了第一个周期，这时我们再让计数器count清 0，继续下一周期工作。IDT7204是高速静态 RAM ，其转换时序如下图所示。RAM 的写信号在WR/信号的上升沿数据写入RAM 中。CCD 信号转换前 6个时钟周期所有时钟信号均输出高电平，接着ROG 输出10个时钟周期的低电平后转换为高电平一直保持到转换结束。ROG 跳变为高电平后经过6个时钟周期后 CCD 的clk 启动为时钟信号。前面32个时钟周期 AD 不进行采样输出。CCD 是下降沿输出， AD 是上升沿进行采样，可知此时CCD 输出最稳定。 AD 启动后3

10、个时钟周期 RAM 将AD 的采样信号写入 RAM 中。采样完 2048个像元后， AD 停止采样， RAM 再继续写入 3个信号。一次转换结束后所有信号都输出6个时钟周期的高电平。六、设计代码输入引脚功能： en=0时，芯片输出均为高电平，芯片不可工作； en=1 and clr=1 时，复位输出均为低电平，计数器清零；en=1 and clr=0 时，芯片工作，输出CCD 数据采集系统的时序。Library ieee; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 3 页，共

11、7 页 - - - - - - - - - 光电技术实验报告线阵 CCD 驱动 FPGA 时序设计Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity ccddriver Is Port (clk,clr :in std_logic; rog,ccd,ad,fifo:out std_logic); End ccddriver; Architecture Behavior Of ccddriver Is Signal count:integer range 0 to 2110; Signal rog0,ccd0,

12、ad0,fifo0,rog1,ccd1,ad1,fifo1:std_logic; Begin Process(clk,clr) Begin If en= 0 then rog0=1; ccd0=1; ad0=1; fifo0=1; rog1=1; ccd1=1; ad1=1; fifo1=1; Elsif clr=1 then count=0; rog1=0; ccd1=0; ad1=0; fifo1=0; Elsif clkevent and clk=1 Then count 启动前面 6 个时钟先不用rog0=1; ccd0=1; ad0=1; fifo0 10个时钟周期 ORG 输出低电

13、平rog0 =0; ccd0 =1; ad0 =1; fifo0 ORG 跳变后， ccd 驱动要保持6 个时钟周期才能负跳变rog0 =1; ccd0 =1; ad0 =1; fifo0 前面 32 个哑元， AD不采样rog0=1; ccd0=0; ad0=1; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 4 页，共 7 页 - - - - - - - - - 光电技术实验报告线阵 CCD 驱动 FPGA 时序设计fifo0 由于 AD是流水线工作，延迟3 个时钟周期才输出采

14、样值，Buffer的读入也要延迟 3 个时钟周期rog0=1; ccd0=0; ad0=0; fifo0 rog0=1; ccd0=0; ad0=0; fifo0 AD停止采样 Buffer 继续读入三个值rog0=1; ccd0=0; ad0=1; fifo0 rog0=0; ccd0=0; ad0=1; fifo0=2110 then count=0; End if; End if; End process; rog=rog0 and rog1; ccd=(ccd0 or clk) and ccd1; ad =(ad0 or clk) and ad1; fifo=(fifo0 or clk

15、) and fifo1; End Behavior; 七、时序图启动时序：名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 5 页，共 7 页 - - - - - - - - - 光电技术实验报告线阵 CCD 驱动 FPGA 时序设计转换视图 ：名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 6 页，共 7 页 - - - - - - - - - 光电技术实验报告线阵 CCD

16、 驱动 FPGA 时序设计八、总结通过本次实验，我们了解了线阵CCD 工作的方式和原理，并对VHDL 语言有了更深入地掌握以及使用其在实践中灵活运用的能力。在实验过程中，由于对clk 时钟脉冲的设置还有仿真结束时间的设置不了解，得不到 clk 脉冲，而且仿真时间很短，经过老师指导，修改设置后得到正确的波形输出。在实验起初一定要对实验所需要的芯片的要求进行详细了解，只有了解了芯片要求，才能通过编程来实现芯片驱动脉冲的实现形式。这样，在以后的系统设计实践中，就可以举一反三，用不变的VHDL 语言，来实现多种不同芯片之间的驱动脉冲要求，使整体系统设计达到完美。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 7 页，共 7 页 - - - - - - - - -