2022年程序实例:ASK调制与解调VHDL程序及仿真 .pdf
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1、1 ASK 调制 VHDL 程序及仿真1. ASK 调制 VHDL 程序-文件名: PL_ASK -功能:基于VHDL 硬件描述语言,对基带信号进行ASK 振幅调制-最后修改日期:2004.3.16 library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity PL_ASK is port(clk :in std_logic; -系统时钟 start :in std_logic; -开始调制信号 x :in std_logic; -
2、基带信号 y :out std_logic); -调制信号end PL_ASK; architecture behav of PL_ASK is signal q:integer range 0 to 3; -分频计数器signal f :std_logic; -载波信号begin process(clk) begin if clkevent and clk=1 then if start=0 then q=0; elsif q=1 then f=1;q=q+1; -改变 q 后面数字的大小,就可以改变载波信号的占空比 elsif q=3 then f=0;q=0; -改变 q 后面数字的大小
3、,就可以改变载波信号的频率 else f=0;q=q+1; end if; end if; end process; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页,共 4 页 - - - - - - - - - 2 y=x and f; -对基带码进行调制end behav; 2. ASK 调制 VHDL 程序仿真图及注释ASK 调制 VHDL 程序仿真图及注释如图8.9.7 所示。(a)ASK 调制仿真全图注: a.基带码长等于载波f 的 6 个周期。b. 输出的调制信号
4、y 滞后于输入基带信号x 一个 clk 时间。(b)ASK 调制仿真局部放大图图 8.9.7 ASK 调制 VHDL 程序仿真图及注释8.9.6 ASK 解调 VHDL 程序及仿真1.ASK 解调 VHDL 程序-文件名: PL_ASK2 -功能:基于VHDL 硬件描述语言,对ASK 调制信号进行解调-最后修改日期:2004.2.12 library ieee; use ieee.std_logic_arith.all; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页,共 4
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