电子产品设计论文.docx
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1、电子产品设计论文 电子产品设计 设计报告 设计时间: 2022年11月 班级: 09网络工程4班姓名: 报告页数: 7页 广东工业大学课程设计报告 设计题目四路抢答器的设计 学院计算机学院专业 09网络工程班 4班 学号姓名 (合作者_号_)成绩评定_ 教师签名_ 一、设计任务和要求 1.设计任务 (1)设计一台可供4名选手参加比赛的智力竞赛抢答器。用数字显示抢答倒计时间,由“9”倒计到“0”时,无人抢答,蜂鸣器鸣响。选手抢答时,数码显示选手组号,同时蜂鸣器鸣响,倒计时停止。 (2)分组: A负责抢答控制电路和定时电路。 B负责第一信号鉴别电路和核心控制电路。 2.设计要求 (1)4名选手编号
2、为:1,2,3,4。各有一个抢答按钮,按钮的编号与选手的编号对应,也分别为1,2,3,4。 (2)给主持人设置一个控制按钮,用来控制系统清零(抢答显示数码管灭灯)和抢答的开始。 (3)抢答器具有数据锁存和显示的功能。抢答开始后,若有选手按动抢答按钮,该选手编号立即锁存,并在抢答显示器上显示该编号,同时扬声器给出音响提示,封锁输入编码电路,禁止其他选手抢答。抢答选手的编号一直保持到主持人将系统清零为止。抢答器具有定时(15秒)抢答的功能。 (4)当主持人按下开始按钮后,定时器开始倒计时,定时显示器显示倒计时间,若无人抢答,倒计时结束时,扬声器响。参赛选手在设定时间(15秒)内抢答有效,抢答成功,
3、扬声器响,同时定时器停止倒计时,抢答显示器上显示选手的编号,定时显示器上显示剩余抢答时间,并保持到主持人将系统清零为止。 (5)如果抢答定时已到,却没有选手抢答时,本次抢答无效。系统扬声器报警,并封锁输入编码电路,禁止选手超时后抢答,时间显示器显示0。 (6)用石英晶体振荡器产生频率为1Hz的脉冲信号,作为定时计数器的CP信号。 二、总体方案选择 本设计电路主要由脉冲产生电路、锁存电路、编码及译码显示电路、倒计时电路和音响产生电路组成。当有选手抢答时,首先锁存,阻止其他选手抢答,然后编码,再经3线8段译码器将数字显示在显示器上同时产生音响。系统原理框图如下: 图1 四人智力竞赛抢答器框图 三、
4、单元电路设计 1.抢答器控制电路设计 抢答器控制电路是抢答器设计的关键,它要完成以下三项功能: (1)当参赛选手按动抢答键时,扬声器发声,抢答电路和定时电路停止工作。 (2)当设定的抢答时间到,无人抢答时,扬声器发声,同时抢答电路和定时电路停止工作。 图2 时序控制电路 2.定时电路 由555定时器产生时间基准信号秒脉冲。振荡周期为15秒脉冲信号经两级有预置功能的可逆十进制计数器74LS192对时钟信号进行计数,当计数到达预置的时间,计数器产生溢出而封锁计数脉冲,使计数器停止计数。数码管指示时间值。 U3 74LS48D A 7 B 1 C 2D 6 O A 13O D 10O E 9O F
5、15O C 11O B 12O G 14 L T 3R B I 5B I /R B O 4 U4 74LS48D A 7 B 1 C 2D 6 O A 13O D 10O E 9O F 15O C 11O B 12O G 14 L T 3R B I 5B I /R B O 4 U5 74LS192D A 15 B 1 C 10D 9 U P 5Q A 3Q B 2Q C 6Q D 7 D O W N 4 L O A D 11B O 13 C O 12 C L R 14 U674LS192D A 15 B 1 C 10D 9 U P 5Q A 3Q B 2Q C 6Q D 7 D O W N 4
6、 L O A D 11B O 13C O 12 C L R 14 U7 A B C D E F G CA U8 A B C D E F G CA 555_VIRTUAL Timer GND DIS OUT RST VCC THR CON TRI 577.2k|? R1 1.154M|?R2 100|?Rl 10nF C 10nF Cf 12V Vs 874U1A 4081BT_5V U2B 4081BT_5V R4100|? R710k29 3 6101112131415 16171819202122 23242526 5 27 2829 30 J1 Key = Space 31 32 33
7、34 10 图3 定时电路仿真电路图 四、所用器材 1. 十进制可逆计数器 74LS192(54/74194)两个引脚图管脚及功能表如下:74LS192是同步十进制可逆计数器,它具有双时钟输入,并具有清除和置数等功能,其引脚排列及逻辑符号如下所示: (a)引脚排列 (b) 逻辑符号 图4十进制可逆计数器 图中:为置数端,为加计数端,为减计数端,为非同步进位输出端, 为非同步借位输出端,P0、P1、P2、P3为计数器输入端,为清除端,Q0、Q1、Q2、Q3为数据输出端。 输入输出 MR P3 P2 P1 P0 Q3 Q2 Q1 Q0 1 0 0 0 0 d c b a d c b a 0 0 0
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