2022年迈瑞硬件工程师笔试题 .pdf

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1、1.数量级： 1ns=_us,1Gs= _Ms2.很简单的一个电路图，就不画了，也很简单。3.摩尔定律是什么？它对硬件研发有什么影响。（在 Creative 笔试中也考到过。主要要记住是 18 到 24 个月这个重点）4.两个电路，要求分析电路功能以及输入输出关系。一个就是典型的差分放大电路，一个是典型的积分电路。很容易。5.在高频电路中，电容等效于一个电感L，电容 C 以及一个电阻R，请问什么情况下电容才呈容性？这个只要总阻抗写出来，就明白怎么回事了。6.一下子忘记了。7.关于 PCI 读操作的时序英文翻译。也很容易。8.推理题。9.1 AD 前运放的跟随电路，要求找出电路的错误。也就不画了

2、。9.2 JK 触发器用verilog 语言或者VHDL 语言描述。 T 触发器也就是J与 K 相连时特殊情况，用 D 触发器来实现。这也很基本，很easy的。9.3 好长，就不写了。10. 描述一下你做过的一个电子设计原理图，遇到的问题以及解决思路。这个VIA 昨天也考过。大家最好答详细点，因为迈瑞的监考官看了提前交卷的同学的卷子，感觉他们不太重视，实际上在阅卷时，可能这部分含金量很重。硬件研发数字类1、锁相环输入 25M 输出为 CPLD 连接。要为 25M、40M 、65M、108M，写名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - -

3、- - - 名师精心整理 - - - - - - - 第 1 页，共 21 页 - - - - - - - - - 出锁相环内部需求的频率。2、给出一张 CPU 及各存储器和 IO 的连接图。都接到同一数据总线、 时钟总线、地址总线。 100MHz 时钟频率，说出不妥并改进3、给出一张 en、clk 和与门连接作为 dff 时钟沿的电路图。给出不妥并改进。4、翻译一段关于ddr3 sdram 的 E 文，个人觉得难点在burst-oriented。5、主观题。简述一个做过的电子设计（软硬件皆可）的原理和实现，画出框图。并简述遇到的问题和解决的思路。联想笔试题1设计函数int atoi(char

4、 *s)。2int i=(j=4,k=8,l=16,m=32);printf( “%d”,i); 输出是多少？3解释局部变量、全局变量和静态变量的含义。4解释堆和栈的区别。5论述含参数的宏与函数的优缺点。普天 C+笔试题1实现双向链表删除一个节点P，在节点P 后插入一个节点，写出这两个函数。2写一个函数，将其中的都转换成 4 个空格。3Windows 程序的入口是哪里？写出Windows 消息机制的流程。4如何定义和实现一个类的成员函数为回调函数？5C+里面是不是所有的动作都是main()引起的？如果不是，请举例。6C+里面如何声明const void f(void) 函数为 C 程序中的库函

5、数？7下列哪两个是等同的int b;A const int* a = &b;B const* int a = &b;C const int* const a = &b;D int const* const a = &b;8内联函数在编译时是否做参数类型检查？void g(base& b)b.play;void main()son s;g(s);return;汉王笔试下面是一些基本的数字电路知识问题，请简要回答之。a) 什么是 Setup 和 Holdup 时间？b) 什么是竞争与冒险现象？怎样判断？如何消除？c) 请画出用 D 触发器实现2 倍分频的逻辑电路？d) 什么是 线与 逻辑，要实现它

6、，在硬件特性上有什么具体要求？e) 什么是同步逻辑和异步逻辑？f) 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页，共 21 页 - - - - - - - - - 所存器 /缓冲器）。g) 你知道那些常用逻辑电平？TTL 与 COMS 电平可以直接互连吗？2、 可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器件有哪些？b) 试用 VHDL 或 VERILOG 、ABLE

7、 描述 8 位 D 触发器逻辑。3、 设想你将设计完成一个电子电路方案。请简述用 EDA 软件（如 PROTEL）进行设计 （包括原理图和PCB 图）到调试出样机的整个过程。在各环节应注意哪些问题？飞利浦大唐笔试归来1，用逻辑们和cmos 电路实现ab cd2. 用一个二选一mux 和一个 inv 实现异或3. 给了 reg 的 setup,hold 时间，求中间组合逻辑的delay 范围。Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T 时间到达芯片，这个T

8、 就是建立时间-Setup time.如不满足setuptime,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。时hold time 不够，数据同样不能被打入触发器。4. 如何解决亚稳态5. 用 verilog/vhdl 写一个 fifo 控制器6. 用 verilog/vddl 检测 stream 中的特定字符串信威 dsp 软件面试题1)DSP 和通用处理器在结构上有什么不同，请简要画出你熟悉的一种DSP 结构图2)说说定点 DSP 和浮点 DSP 的定义（或者说出他们的区别）3)说说你对循

9、环寻址和位反序寻址的理解4)请写出【 8，7】的二进制补码，和二进制偏置码。用Q15 表示出 0.5 和 0.5扬智电子笔试第一题：用mos 管搭出一个二输入与非门。第二题：集成电路前段设计流程，写出相关的工具。第三题：名词IRQ,BIOS,USB,VHDL,SDR第四题： unix 命令 cp -r, rm,uname第五题：用波形表示D 触发器的功能第六题：写异步D 触发器的verilog module第七题： What is PC Chipset?第八题：用传输门和倒向器搭一个边沿触发器第九题：画状态机，接受1，2， 5 分钱的卖报机，每份报纸5 分钱。华为面题(硬件 )全都是几本模电数

10、电信号单片机题目1.用与非门等设计全加法器名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 3 页，共 21 页 - - - - - - - - - 2.给出两个门电路让你分析异同3.名词 :sram,ssram,sdram4.信号与系统 :在时域与频域关系5.信号与系统 :和 4 题差不多6.晶体振荡器 ,好像是给出振荡频率让你求周期(应该是单片机的,12 分之一周期 .)7.串行通信与同步通信异同,特点 ,比较8.RS232c 高电平脉冲对应的TTL 逻辑是 ?(负逻辑 ?)9.延

11、时问题 ,判错10.史密斯特电路,求回差电压11.VCO 是什么 ,什么参数 (压控振荡器 ?)12. 用 D 触发器做个二分颦的电路.又问什么是状态图13. 什么耐奎斯特定律,怎么由模拟信号转为数字信号14. 用 D 触发器做个4 进制的计数15.那种排序方法最快?信号与系统1、的话音频率一般为3003400HZ, 若对其采样且使信号不失真,其最小的采样频率应为多大 ?若采用 8KHZ 的采样频率 ,并采用 8bit 的 PCM 编码 ,则存储一秒钟的信号数据量有多大?(仕兰微面试题目)2、什么耐奎斯特定律,怎么由模拟信号转为数字信号.(华为面试题 )3、如果模拟信号的带宽为5khz, 要用

12、 8K 的采样率 ,怎么办 ? (lucent)两路 ?4、信号与系统 :在时域与频域关系.(华为面试题 )5、给出时域信号,求其直流分量 .(未知 )6、给出一时域信号,要求 (1)写出频率分量 ,(2) 写出其傅立叶变换级数;(3)当波形经过低通滤波器滤掉高次谐波而只保留一次谐波时,画出滤波后的输出波形.(未知 )7、sketch连续正弦信号和连续矩形波(都有图 )的傅立叶变换.(Infineon 笔试试题 )8、拉氏变换和傅立叶变换的表达式及联系.(新太硬件面题 )新太硬件面题（1）d 触发器和d 锁存器的区别（2）有源滤波器和无源滤波器的原理及区别（3）sram，falsh memor

13、y，及 dram 的区别？（4）iir ，fir 滤波器的异同（5）冒泡排序的原理（6）操作系统的功能（7）学过的计算机语言及开发的系统（8）拉氏变换和傅立叶变换的表达式及联系。华为招聘笔试题此主题相关图片如下：时钟周期为T,触发器 D1 的建立时间最大为T1max，最小为 T1min 。组合逻辑电路最大延迟为 T2max,最小为 T2min 。问，触发器D2 的建立时间T3 和保持时间应满足什么条件。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 4 页，共 21 页 - - -

14、- - - - - - 一、模拟电路1、基尔霍夫定理的内容是什么？（仕兰微电子）2、平板电容公式(C=S/4kd)。（未知）3、最基本的如三极管曲线特性。（未知）4、描述反馈电路的概念，列举他们的应用。（仕兰微电子）5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子）7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。（未知）8、给出一个查分运放，如何相位补偿，

15、并画补偿后的波特图。（凹凸）9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因。（未知）10、给出一差分电路，告诉其输出电压Y+ 和 Y-,求共模分量和差模分量。（未知）11、画差放的两个输入管。（凹凸）12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的运放电路。（仕兰微电子）13、用运算放大器组成一个10 倍的放大器。（未知）14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点的 rise/fall 时间。(Infineon 笔试试题 )15、电阻 R 和电容 C 串联，输入电

16、压为R 和 C 之间的电压，输出电压分别为C 上电压和 R 上电 压，要求制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤波器。当 RC16、有源滤波器和无源滤波器的原理及区别 ?（新太硬件）17、有一时域信号S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),当其通过低通、带通、高通滤波器后的信号表示方式。（未知）18、选择电阻时要考虑什么？（东信笔试题）19、在 CMOS 电路中，要有一个单管作为开关管精确传递模拟低电平，这个单管你会用P 管 还是 N 管，为什么？（仕兰微电子）20、给出多个mos 管组成的电路求5 个点的电压

17、。 (Infineon笔试试题 )21、电压源、电流源是集成电路中经常用到的模块，请画出你知道的线路结构，简单描述其优缺点。（仕兰微电子）22、画电流偏置的产生电路，并解释。（凹凸）23、史密斯特电路,求回差电压。（华为面试题）24、晶体振荡器 ,好像是给出振荡频率让你求周期(应该是单片机的 ,12 分之一周期 .) （华为面试题）25、LC 正弦波振荡器有哪几种三点式振荡电路，分别画出其原理图。（仕兰微电子）26、VCO 是什么 ,什么参数 (压控振荡器 ?) （华为面试题）27、锁相环有哪几部分组成？（仕兰微电子）28、锁相环电路组成，振荡器（比如用D 触发器如何搭） 。 （未知）29、求

18、锁相环的输出频率，给了一个锁相环的结构图。（未知）30、如果公司做高频电子的，可能还要RF 知识，调频，鉴频鉴相之类，不一一列举。（未知）31、一电源和一段传输线相连（长度为L,传输时间为T） ，画出终端处波形，考虑传输线无损耗。给出电源电压波形图，要求绘制终端波形图。（未知）名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 5 页，共 21 页 - - - - - - - - - 32、微波电路的匹配电阻。 （未知）33、DAC 和 ADC 的实现各有哪些方法？（仕兰微电子）34、A

19、/D 电路组成、工作原理。 （未知）35、实际工作所需要的一些技术知识(面试容易问到 )。如电路的低功耗，稳定，高速如何做到，调运放，布版图注意的地方等等,一般会针对简历上你所写做过的东西具体问，肯定会问得很细（所以别把什么都写上，精通之类的词也别用太多了），这个东西各个人就不一样了，不好说什么了。（未知）数字电路1、同步电路和异步电路的区别是什么？（仕兰微电子）2、什么是同步逻辑和异步逻辑？（汉王笔试）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。3、什么是 线与 逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）线与逻辑是两个输出信号相连可以实现与的功能

20、。在硬件上，要用oc 门来实现，由于不用oc 门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻。4、什么是 Setup 和 Holdup 时间？（汉王笔试）5、setup 和 holdup 时间 ,区别 .（南山之桥）6、解释 setup time 和 hold time 的定义和在时钟信号延迟时的变化。（未知）7、解释 setup 和 hold time violation ，画图说明，并说明解决办法。（威盛 VIA2003.11.06 上海笔试试题）Setup/holdtime 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前， 数据

21、稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T 时间到达芯片， 这个 T就是建立时间 -Setup time. 如不满足setup time, 这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿， 数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果 hold time 不够，数据同样不能被打入触发器。建立时间 (Setup Time) 和保持时间（ Hold time） 。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么 DFF 将不能正确地

22、采样到数据，将会出现 metastability的情况。 如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微 电子）9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。 如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。10、你知道那些常用逻辑电平？TTL 与 COMS 电平可以直接互连吗？（汉王

23、笔试）常用逻辑电平： 12V ，5V， 3.3V ；TTL 和 CMOS 不可以直接互连， 由于 TTL 是在 0.3-3.6V 之间，而 CMOS则是有在 12V 的有在 5V 的。 CMOS 输出接到 TTL 是可以直接互连。TTL 接到 CMOS 需要在输出端口加一上拉电阻接到5V 或者 12V 。11、如何解决亚稳态。 （飞利浦大唐笔试）亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿

24、信号通道上的各个触发器级联式传播下去。12、IC 设计中同步复位与异步复位的区别。 （南山之桥）13、MOORE 与 MEELEY 状态机的特征。 （南山之桥）14、多时域设计中,如何处理信号跨时域。 （南山之桥）名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 6 页，共 21 页 - - - - - - - - - 15、给了 reg 的 setup,hold时间，求中间组合逻辑的delay 范围。 （飞利浦大唐笔试）Delay q,还有 clock 的 delay,写出决定最大时

25、钟的因素，同时给出表达式。（威盛 VIA 2003.11.06 上海笔试试题）18、说说静态、动态时序模拟的优缺点。（威盛 VIA 2003.11.06 上海笔试试题）19、一个四级的Mux, 其中第二级信号为关键信号如何改善 timing 。 （威盛 VIA2003.11.06 上海笔试试题）20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。（未知）21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点） ，全加器等等。 （未知）22、卡诺图写出逻辑表达使。（威盛 VIA 2003.11.06 上海笔试试题）2

26、3、化简 F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和。 （威盛）24、please show the CMOS inverter schmatic,layoutand its cross sectionwithP-well process.Plotits transfer curve (Vout-Vin)And also explain theoperation region of PMOS and NMOS for each segment of the transfer curve? （威盛笔试题 circuit design-beijing-03.

27、11.09）25、To design a CMOS invertor with balance rise and fall time,pleasedefinethe ration of channel width of PMOS and NMOS and explain?26、为什么一个标准的倒相器中P 管的宽长比要比N 管的宽长比大？（仕兰微电子）27、用 mos 管搭出一个二输入与非门。 （扬智电子笔试）28、please draw the transistor level schematicof a cmos 2 input AND gate andexplain which input

28、 has faster responsefor output rising edge.(lessdelaytime)。 （威盛笔试题circuit design-beijing-03.11.09）29、画出 NOT,NAND,NOR的符号，真值表，还有transistorlevel 的电路。（Infineon 笔试）30、画出 CMOS 的图，画出tow-to-onemux gate 。 （威盛 VIA 2003.11.06上海笔试试题）31、用一个二选一mux 和一个 inv 实现异或。（飞利浦大唐笔试）32、画出 Y=A*B+C 的 cmos 电路图。（科广试题）33、用逻辑们和cmos

29、电路实现 ab+cd 。 （飞利浦大唐笔试）34、画出 CMOS 电路的晶体管级电路图，实现Y=A*B+C(D+E) 。 （仕兰微电子）35、利用 4 选 1 实现 F(x,y,z)=xz+yz。 （未知）36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化简） 。37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。（Infineon 笔试）38、为了实现逻辑（A XOR B）OR （C AND D） ，请选用以下逻辑中的一种，并说明为什么？ 1）INV2）AND3）OR4）NAND5）NOR6）XOR答案：

30、NAND （未知）39、用与非门等设计全加法器。（华为）40、给出两个门电路让你分析异同。（华为）41、用简单电路实现，当A 为输入时，输出B 波形为 （仕兰微电子）名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 7 页，共 21 页 - - - - - - - - - 42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中 1 的个数比 0多，那么 F 输出为 1，否则 F 为 0） ，用与非门实现，输入数目没有限制。（未知）43、用波形表示D 触

31、发器的功能。 （扬智电子笔试）44、用传输门和倒向器搭一个边沿触发器。（扬智电子笔试）45、用逻辑们画出D 触发器。（威盛 VIA 2003.11.06 上海笔试试题）46、画出 DFF 的结构图 ,用 verilog 实现之。（威盛）47、画出一种CMOS 的 D 锁存器的电路图和版图。 （未知）48、D 触发器和D 锁存器的区别。 （新太硬件面试）49、简述 latch 和 filp-flop 的异同。（未知）50、LATCH 和 DFF 的概念和区别。 （未知）51、latch 与 register 的区别 ,为什么现在多用register. 行为级描述中latch 如何产生的。（南山之

32、桥）52、用 D 触发器做个二分颦的电路.又问什么是状态图。 （华为）53、请画出用D 触发器实现 2 倍分频的逻辑电路？（汉王笔试）54、怎样用D 触发器、与或非门组成二分频电路？（东信笔试）55、How many flip-flop circuits are needed to divide by 164 (Intel) 16 分频？56、用 filp-flop 和 logic-gate设计一个 1 位加法器，输入carryin 和 current-stage ，输出carryout 和 next-stage.（未知）57、用 D 触发器做个4 进制的计数。（华为）58、实现 N 位 Jo

33、hnson Counter,N=5 。 （南山之桥）59、用你熟悉的设计方式设计一个可预置初值的7 进制循环计数器，15 进制的呢？（仕兰微电子）60、数字电路设计当然必问Verilog/VHDL ，如设计计数器。 （未知）61、BLOCKINGNONBLOCKING赋值的区别。（南山之桥）62、写异步D 触发器的 verilog module 。 （扬智电子笔试）module dff8(clk , reset, d, q);inputclk;inputreset;input7:0 d;output 7:0 q;reg7:0 q;always (posedge clk or posedge r

34、eset)if(reset)q = 0;elseq = d;endmodule63、用 D 触发器实现2 倍分频的 Verilog 描述？ （汉王笔试）module divide2( clk , clk_o, reset);inputclk , reset;outputclk_o;wire in;reg out ;always ( posedge clk or posedge reset)名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 8 页，共 21 页 - - - - - - -

35、 - - if ( reset)out = 0;elseout = in;assign in = out;assign clk_o = out;endmodule6?、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器件有哪些？b) 试用 VHDL 或 VERILOG 、ABLE 描述 8 位 D 触发器逻辑。（汉王笔试）PAL，PLD ，CPLD ，FPGA 。module dff8(clk , reset, d, q);inputclk;inputreset;inputd;outputq;reg q;always (posedge clk or posedge r

36、eset)if(reset)q = 0;elseq =0.7VDD,Vil=0.9VDD,Vol=2.0v,Vil=2.4v,Vol方波 -锯齿波 -方波 ,设计电路2.74161 计数器组成计数电路,分析几进制的3.用 D 触发器构成2 分频电路4.判断 MCS-51 单片机的指令正确还是错误,并指出错误原因名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 19 页，共 21 页 - - - - - - - - - (1) MUL R0,R1(2) MOV A,R7(3) MOV A

37、,#3000H(4) MOVC A DPTR,A(5) LJMP #1000H ()5.MCS-51单片机中 ,采用 12Mhz 时钟 ,定时器 T0 采用模式1(16 位计数器 ),请问在下面程序中,p1.0 的输出频率MOV TMOD,#01HSETB TR0LOOP:MOVTH0,#0B1HMOV TL0,#0E0HLOOP1:JNBTF0,LOOP1CLR TR0CPL P1.0SJMP LOOP最常见的几个英语面试题及回答Q-InterviewerA-IntervieweeQ: Why do you want to leave your current job?你为什么要离开目前这份

38、工作？A: There is no room for the career growth and advancementI would like.那里缺乏一个让我在事业上成长和晋升的空间。Q: What kind of opportunitiesare you looking for?你所寻找的是什么样的机会？A: I am looking for a companythat recognizesand rewards hard work.我希望找到能认同并奖励辛勤工作的公司。Q: What was your biggest accomplishmenton the job?你在工作上取得的最

39、大成就是什么？A: I think it was building team spirit among my co-workers.我认为是我在同事之间建立起了团队精神。Q: How did you do that?你是怎么做到的呢？A: It was a gradual process, involving many factors.那时一个渐进过程，牵涉到很多因素。Q: Why do you want to be a part of our organization?你为什么想加入我们公司？A: I think it will be a mutually beneficial relati

40、onship.我的加入对双方都有利。Q: How so?怎么说？A: I think your company and I have a lot to offer each other.我认为贵公司与我都有许多东西可以彼此提供。Q: Why should we hire you?我们为什么应该雇佣你呢？名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 20 页，共 21 页 - - - - - - - - - A: BecauseI am a hard worker and will perform to the best of my ability.因为我工作刻苦，而且会竭力去做。Q: Do you know whats involved in a job like this?你知道这样的工作需要付出什么吗？A: Yes. I know whats involved.是的，我知道要付出什么。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 21 页，共 21 页 - - - - - - - - -