2022年通信硬件公司笔试面试题可用 .pdf

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1、面试：电子工程(EE) 电路方面电子工程 (EE)电路方面（偏底层电路级别）1.模拟电路设计基础知识 (笔试时候容易遇到的题目) 1.最基本的如三极管曲线特性(太低极了点 ) 2.基本放大电路，种类，优缺点，特别是广泛采用差分结构的原因3.反馈之类，如：负反馈的优点（带宽变大）4.频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法5.锁相环电路组成，振荡器（比如用D 触发器如何搭）6.A/D 电路组成 ,工作原理如果公司做高频电子的，可能还要RF 知识，调频，鉴频鉴相之类，不一一列举太底层的 MOS 管物理特性感觉一般不大会作为笔试面试题，因为全是微电子物理，公式推导太罗索，除非面试出

2、题的是个老学究ic 设计的话需要熟悉的软件: Cadence, Synopsys, Advant，UNIX 当然也要大概会操作实际工作所需要的一些技术知识(面试容易问到 ) 如电路的低功耗，稳定，高速如何做到，调运放，布版图注意的地方等等,一般会针对简历上你所写做过的东西具体问，肯定会问得很细（所以别把什么都写上，精通之类的词也别用太多了） ，这个东西各个人就不一样了，不好说什么了。2.数字电路设计当然必问 Verilog/VHDL ，如设计计数器逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点） ，全加器等等比如：设计一个自动售货机系统，卖soda 水的，只能投进

3、三种硬币，要正确的找回钱数 1. 画出 fsm （有限状态机） 2. 用 verilog 编程，语法要符合fpga 设计的要求系统方面：如果简历上还说做过cpu 之类，就会问到诸如cpu 如何 工作，流水线之类的问题3.单片机、 DSP、FPGA、嵌入式方面（从没碰过，就大概知道几个名字胡扯几句，欢迎拍砖，也欢迎牛人帮忙补充）如单片机中断几个/类型，编中断程序注意什么问题DSP的结构（冯 .诺伊曼结构吗？）嵌入式处理器类型(如 ARM)，操作系统种类（Vxworks,ucos,winCE,linux） ，操作系统方面偏 CS方向了，在CS篇里面讲了4.信号系统基础拉氏变换与 Z 变换公式等类似

4、东西，随便翻翻书把如.h(n)=-a*h(n-1)+b* (n) a. 求 h(n) 的 z变换 b. 问该系统是否为稳定系统 c.写出 F IR 数字滤波器的差分方程以往各种笔试题举例利用 4 选 1 实现 F(x,y,z)=xz+yz 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页，共 16 页 - - - - - - - - - 用 mos 管搭出一个二输入与非门。用传输门和倒向器搭一个边沿触发器用运算放大器组成一个10 倍的放大器微波电路的匹配电阻。名词解释，无聊的外

5、文缩写罢了，比如PCI、ECC、DDR、interrupt 、pipeline IRQ,BIOS,USB,VHDL,VLSI VCO( 压控振荡器 ) RAM ( 动态随机存储器)，FIR IIR DFT( 离散傅立叶变换）或者是中文的，比如a 量化误差 b. 直方图 c.白平衡共同的注意点1.一般情况下，面试官主要根据你的简历提问，所以一定要对自己负责，把简历上的东西搞明白；2.个别招聘针对性特别强，就招目前他们确的方向的人，这种情况下，就要投其所好，尽量介绍其所关心的东西。3.其实技术面试并不难，但是由于很多东西都忘掉了，才觉得有些难。所以最好在面试前把该看的书看看。4.虽然说技术面试是实

6、力的较量与体现，但是不可否认，由于不用面试官/公司所专领域及爱好不同，也有面试也有很大的偶然性，需要冷静对待。不能因为被拒，就否认自己或责骂公司。5.面试时要 take it easy ，对越是自己钟情的公司越要这样。数字电路1、同步电路和异步电路的区别是什么？（仕兰微电子） 2、什么是同步逻辑和异步逻辑？（汉王笔试） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。電路設計可分類為同步電路和非同步電路設計。同步電路利用時鐘脈衝使其子系統同步運作，而非同步電路不使用時鐘脈衝做同步，其子系統是使用特殊的“開始”和“完成”信號使之同步。由於非同步電路具有下列優點- 無時

7、鐘歪斜問題、低電源消耗、平均效能而非最差效能、模組性、可組合和可複用性- 因此近年來對非同步電路研究增加快速，論文發表數以倍增，而 Intel Pentium 4處理器設計，也開始採用非同步電路設計。 异步电路主要是组合逻辑电路，用于产生地址译码器、或的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路 ( 寄存器和各种触发器 ) 和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟，而所有的状态变化都是在时钟的上升沿 ( 或下降沿 ) 完成的。 3、什么是 线与逻辑，要实现它，在硬件特性上有什

8、么具体要求？（汉王笔试） 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现（漏极或名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页，共 16 页 - - - - - - - - - 者集电极开路），由于不用oc门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。（线或则是下拉电阻） 4、什么是 Setup 和Holdup时间？（汉王笔试） 5、setup 和holdup时间, 区别. （南山之桥） 6、解释 setup time 和hold

9、time 的定义和在时钟信号延迟时的变化。（未知） 7、解释 setup 和hold time violation，画图说明，并说明解决办法。（威盛VIA 2003.11.06 上海笔试试题） Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效） T时间到达芯片，这个 T就是建立时间 -Setup time.如不满足 setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数

10、据稳定不变的时间。如果hold time 不够，数据同样不能被打入触发器。 建立时间 (Setup Time) 和保持时间（ Hold time ）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF 将不能正确地采样到数据，将会出现 metastability的情况。 如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。 8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微 电子） 9、什么是竞争与冒险现象？怎样

11、判断？如何消除？（汉王笔试） 在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。 产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。 10、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？（汉王笔试） 常用逻辑电平： 12V，5V，3.3V；TTL和CMOS不可以直接互连，由于 TTL是在0.3-3.6V 之 间，而 CMOS则是有在 12V的有在 5V的。CMOS输出接到 TTL是可以直接互连。 TTL接到CMOS需 要在输出端口加一上拉电阻接到5V或者12V。 名师资料总

12、结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 3 页，共 16 页 - - - - - - - - - cmos 的高低电平分别为 :Vih=0.7VDD,Vil=0.9VDD,Vol=2.0v,Vil=2.4v,Vol=0.4v. 用cmos 可直接驱动 ttl;加上拉后 ,ttl可驱动 cmos. 11、如何解决亚稳态。（飞利浦大唐笔试） 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时， 既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正

13、确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 解决方法： 1 降低系统时钟 2 用反应更快的 FF 3 引入同步机制，防止亚稳态传播 4 改善时钟质量，用边沿变化快速的时钟信号 关键是器件使用比较好的工艺和时钟周期的裕量要大。 12、IC设计中同步复位与异步复位的区别。（南山之桥） 同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。 异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。 13、MOORE 与 MEELE

14、Y 状态机的特征。（南山之桥） Moo re 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化. Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关 , 这 14、多时域设计中 , 如何处理信号跨时域。（南山之桥） 不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO,双口RAM ，握手信号等。 跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，要送到时钟域 2，那么在这个信号送到时钟域2之

15、前，要先经过时钟域 2的同步器同步后，才能进入时钟域 2。 这个同步器就是两级 d触发器，其时钟为时钟域 2的时钟。 这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。 这样做只能防止亚稳态传播，但不能保证采进来的数据的正确名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 4 页，共 16 页 - - - - - - - - - 性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址

16、应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中，比较读写地址的大小时，就是用这种方法。 如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。 15、给了 reg的setup,hold 时间，求中间组合逻辑的delay 范围。（飞利浦大唐笔试）Delay T+T2max,T3holdT1min+T2min 17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck-q,还有 clock 的delay, 写出决定最大时钟的因素，同时给出表达式。（威盛VIA 2003.11.06 上海笔试试题） T+Tclk

17、dealyTsetup+Tco+Tdelay; TholdTclkdelay+Tco+Tdelay; 18、说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题） 静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证

18、中。 动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题； 19、一个四级的 Mux,其中第二级信号为关键信号 如何改善 timing 。（威盛 VIA 2003.11.06 上海笔试试题） 关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。 20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。（未知） 21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，名师资料总结 - - -精品资料欢迎

19、下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 5 页，共 16 页 - - - - - - - - - 优点），全加器等等。（未知） 22、卡诺图写出逻辑表达使。（威盛VIA 2003.11.06 上海笔试试题） 23、化简 F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛） 卡诺图化简：一般是四输入，记住00 01 11 10 顺序， 0 1 3 2 4 5 7 6 12 13 15 14 8 9 11 10 24、please show the CMOS inverte

20、r schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛笔试题 circuit design-beijing-03.11.09） 25、To design a CMOS invertor with balance rise and fall time,please def

21、ine the ration of channel width of PMOS and NMOS and explain? 26、为什么一个标准的倒相器中P管的宽长比要比 N管的宽长比大？（仕兰微电子） 和载流子有关， P管是空穴导电， N管电子导电， 电子的迁移率大于空穴，同样的电场下，N管的电流大于 P管，因此要增大 P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等 27、用mos 管搭出一个二输入与非门。（扬智电子笔试） 28、please draw the transistor level schematic of a cmos

22、2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（威盛笔试题 circuit design-beijing-03.11.09） 29、画出 NOT,NAND,NOR的符号，真值表，还有 transistor level 的电路。（ Infineon 笔 试） 30、画出 CMOS的图，画出 tow-to-one mux gate。（威盛 VIA 2003.11.06 上海笔试试题）31、用一个二选一 mux 和一个 inv 实现异或。（飞利

23、浦大唐笔试） input a,b; output c; assign c=a?(b):(b); 32、画出 Y=A*B+C 的cmos 电路图。（科广试题） 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 6 页，共 16 页 - - - - - - - - - 33、用逻辑们和 cmos 电路实现 ab+cd。（飞利浦大唐笔试） 34、画出 CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E) 。（仕兰微电子） 以上均为画 COMS电路图，实现一给定的逻辑表达式，。 35、利

24、用 4选1实现F(x,y,z)=xz+yz。（未知） x,y作为4选1的数据选择输入，四个数据输入端分别是z或者z的反相， 0，1 36、给一个表达式 f=xxxx+xxxx+xxxxx+xxxx 用最少数量的与非门实现（实际上就是化 简）。 化成最小项之和的形式后根据(A*B)*( （C*D ）)=AB+CD 37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。（Infineon 笔试） 思路：得出逻辑表达式，然后根据输入计算输出 38、为了实现逻辑（ A XOR B ）OR （C AND D ），请选用以下逻辑中的一种，并说明为什 么？1）INV 2

25、）AND 3 ）OR 4 ）NAND 5）NOR 6）XOR 答案： NAND （未知） 39、用与非门等设计全加法器。（华为） 40、给出两个门电路让你分析异同。（华为） 41、用简单电路实现，当 A为输入时，输出 B波形为（仕兰微电子） 写逻辑表达式，然后化简 42、A,B,C,D,E 进行投票，多数服从少数，输出是F（也就是如果 A,B,C,D,E 中1的个数比0 多，那么 F输出为 1，否则 F为0），用与非门实现，输入数目没有限制。（未知） 写逻辑表达式，然后化简 43、用波形表示 D触发器的功能。（扬智电子笔试） easy 44、用传输门和倒向器搭一个边沿触发器。（扬智电子笔试）

26、45、用逻辑们画出 D触发器。（威盛 VIA 2003.11.06 上海笔试试题） 46、画出 DFF 的结构图 , 用verilog 实现之。（威盛） 47、画出一种 CMOS的D锁存器的电路图和版图。（未知） 48、D触发器和 D锁存器的区别。（新太硬件面试） 49、简述 latch 和filp-flop的异同。（未知） 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 7 页，共 16 页 - - - - - - - - - 50、LATCH 和DFF 的概念和区别。（未知） 5

27、1、latch 与register的区别 , 为什么现在多用 register.行为级描述中 latch 如何产生的。（南山之桥） latch 是电平触发， register是边沿触发， register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch 则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch 则会大量浪费芯片资源。 53、请画出用 D触发器实现 2倍分频的逻辑电路？（汉王笔试） 54、怎样用 D触发器、与或非门组成二分频电路？（东信笔试） 直接D触发器 Q 反相输出接到数据输入 55、How many flip-flop circuits are ne

28、eded to divide by 16? (Intel) 16分频？ 56、用filp-flop和logic-gate设计一个 1位加法器，输入 carryin 和current-stage，输出carryout 和next-stage. （未知） 58、实现 N位Johnson Counter,N=5 。（南山之桥） 59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器， 15进制的呢？（仕兰微电子） 60、数字电路设计当然必问Verilog/VHDL ，如设计计数器。（未知） 61、BLOCKING NONBLOCKING 赋值的区别。（南山之桥） 非阻塞赋值：块内的赋值语句同时

29、赋值，一般用在时序电路描述中 阻塞赋值：完成该赋值语句后才能做下一句的操作，一般用在组合逻辑描述中 62、写异步 D触发器的 verilog module。（扬智电子笔试） module dff8(clk , reset, d, q); input clk; input reset; input 7:0 d; output 7:0 q; reg 7:0 q; always (posedge clk or posedge reset) if(reset) q = 0; else 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师

30、精心整理 - - - - - - - 第 8 页，共 16 页 - - - - - - - - - q = d; endmodule 63、用D触发器实现 2倍分频的 Verilog 描述？ （汉王笔试） module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out ; always ( posedge clk or posedge reset) if ( reset) out = 0; else out = in; assign in = out; assign clk_o = o

31、ut; endmodule 64、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器 件有哪些？ b) 试用VHDL 或VERILOG 、ABLE 描述8位D触发器逻辑。（汉王笔试） PAL ，GAL ，PLD ，CPLD ，FPGA 。 module dff8(clk , reset, d, q); input clk; input reset; input7:0 d; output7:0 q; reg7:0 q; always (posedge clk or posedge reset)/异步复位，高电平有效 if(reset) q = 0; else 名师资料总

32、结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 9 页，共 16 页 - - - - - - - - - q = d; endmodule 65、请用 HDL 描述四位的全加法器、 5分频电路。（仕兰微电子） 66、用VERILOG 或VHDL 写一段代码，实现 10进制计数器。（未知） 67、用VERILOG 或VHDL 写一段代码，实现消除一个glitch。（未知） 68、一个状态机的题目用 verilog 实现（不过这个状态机画的实在比较差，很容易误解的）。（威盛 VIA 2003.11

33、.06 上海笔试试题） 69、描述一个交通信号灯的设计。（仕兰微电子） 70、画状态机，接受 1，2，5分钱的卖报机，每份报纸5分钱。（扬智电子笔试） 71、设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱数。（1）画出 fsm（有限状态机）；（2）用verilog 编程，语法要符合 fpga设计的要求。（未知）72、设计一个自动饮料售卖机，饮料10分钱， 硬币有5分和10分两种， 并考虑找零： （1）画出fsm（有限状态机）；（ 2）用verilog 编程，语法要符合 fpga设计的要求；（ 3）设计工程中可使用的工具及设计大致过程。（未知） 73、画出可以检测 10

34、010串的状态图 , 并verilog 实现之。（威盛） 74、用FSM 实现101101的序列检测模块。（南山之桥） a为输入端， b为输出端，如果 a连续输入为 1101则b输出为 1，否则为 0。 例如a： 0001100110110100100110 b： 0000000000100100000000 请画出 state machine ；请用 RTL 描述其 state machine 。（未知） 75、用verilog/vddl检测stream中的特定字符串（分状态用状态机写）。（飞利浦大唐笔试） 76、用verilog/vhdl写一个 fifo 控制器 ( 包括空，满，半满信号

35、) 。（飞利浦大唐笔试）regN-1:0 memory0:M1; 定义FIFO为N位字长容量 M 八个always模块实现，两个用于读写FIFO，两个用于产生头地址 head和尾地址 tail，一个产生 counter 计数，剩下三个根据 counter 的值产生空，满，半满信号产生空，满，半满信号 77、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx ，其中，x为4位二进制整数输入信号。y为二进制小数输出，要求保留两位小数。电源电压为35v假设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。（仕兰微电名师资料总结 - - -精品资料欢迎下载 - -

36、 - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 10 页，共 16 页 - - - - - - - - - 子） 78、sram，flash memory ，及dram的区别？（新太硬件面试） sram：静态随机存储器，存取速度快，但容量小，掉电后数据会丢失，不像DRAM 需要不停的 REFRESH，制造成本较高，通常用来作为快取(CACHE) 记忆体使用 flash ：闪存，存取速度慢，容量大，掉电后数据不会丢失 dram：动态随机存储器，必须不断的重新的加强(REFRESHED) 电位差量，否则电位差将降低至无法有足够的能量表

37、现每一个记忆单位处于何种状态。价格比 sram便宜， 但访问速度较慢，耗电量较大，常用作计算机的内存使用。 79、给出单管 DRAM的原理图 ( 西电版数字电子技术基础作者杨颂华、冯毛官205页图914b)，问你有什么办法提高 refresh time，总共有 5个问题，记不起来了。（降低温度，增大电容存储容量）（ Infineon 笔试） 80、Please draw schematic of a common SRAM cell with 6 transistors,point out which nodes can store data and which node is word li

38、ne control? （威盛笔试题 circuit design-beijing-03.11.09） 81、名词 :sram,ssram,sdram 名词IRQ,BIOS,USB,VHDL,SDR IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus VHDL: VHIC Hardware Description Language SDR: Single Data Rate 压控振荡器的英文缩写 (VCO)。 动态随机存储器的英文缩写(DRAM) 。 名词解释，比如 PCI、ECC 、

39、DDR 、interrupt、pipeline、 IRQ,BIOS,USB,VHDL,VLSI VCO( 压控振荡器 ) RAM ( 动态随机存储器 ) ，FIR IIR DFT( 离散傅立叶变换 ) 或者是中文的，比如： a. 量化误差 b. 直方图 c. 白平衡 PCI：Peripheral Component Interconnect（PCI）， DDR ：DoubleDataRate ECC ：Error Checking and Correcting名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - -

40、- - - - - 第 11 页，共 16 页 - - - - - - - - - 模拟电路1、基尔霍夫定理的内容是什么？（仕兰微电子）2、平板电容公式(C=S/4 kd)。 （未知）3、最基本的如三极管曲线特性。（未知）4、描述反馈电路的概念，列举他们的应用。（仕兰微电子）5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子）7、频率响应，如：怎么才算是稳定的，如何改变频响

41、曲线的几个方法。（未知）8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。（凹凸）9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因。（未知）10、给出一差分电路，告诉其输出电压Y+ 和 Y-,求共模分量和差模分量。（未知）11、画差放的两个输入管。（凹凸）12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的运放电路。（仕兰微电子）13、用运算放大器组成一个10 倍的放大器。 （未知）14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点的 rise/fall时间。 (Infi

42、neon 笔试试题 ) 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 12 页，共 16 页 - - - - - - - - - 15、电阻 R 和电容 C 串联，输入电压为R 和 C 之间的电压，输出电压分别为C 上电压和R上电压，要求绘制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤波器。当 RCT 时，给出输入电压波形图，绘制两种电路的输出波形图。（未知）16、有源滤波器和无源滤波器的原理及区别?（新太硬件）17、有一时域信号S=V0sin(2pif0t)

43、+V1cos(2pif1t)+V2sin(2pif3t+90),当其通过低通、带通、高通滤波器后的信号表示方式。（未知）18、选择电阻时要考虑什么？（东信笔试题）19、在 CMOS 电路中，要有一个单管作为开关管精确传递模拟低电平，这个单管你会用P管还是 N 管，为什么？（仕兰微电子）20、给出多个mos 管组成的电路求5 个点的电压。(Infineon 笔试试题 ) 21、电压源、电流源是集成电路中经常用到的模块，请画出你知道的线路结构，简单描述其优缺点。（仕兰微电子）22、画电流偏置的产生电路，并解释。（凹凸）23、史密斯特电路,求回差电压。 （华为面试题）24、晶体振荡器,好像是给出振荡

44、频率让你求周期(应该是单片机的,12 分之一周期 .) （华为面试题）25、 LC 正弦波振荡器有哪几种三点式振荡电路，分别画出其原理图。（仕兰微电子）26、 VCO 是什么 ,什么参数 (压控振荡器 ?) （华为面试题）27、锁相环有哪几部分组成？（仕兰微电子）28、锁相环电路组成，振荡器（比如用D 触发器如何搭） 。 （未知）名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 13 页，共 16 页 - - - - - - - - - 29、求锁相环的输出频率，给了一个锁相环的结构图

45、。（未知）30、如果公司做高频电子的，可能还要RF 知识，调频，鉴频鉴相之类，不一一列举。（未知）31、一电源和一段传输线相连（长度为L,传输时间为T） ，画出终端处波形，考虑传输线无损耗。给出电源电压波形图，要求绘制终端波形图。（未知）32、微波电路的匹配电阻。（未知）33、 DAC 和 ADC 的实现各有哪些方法？（仕兰微电子）34、 A/D 电路组成、工作原理。 （未知）35、实际工作所需要的一些技术知识(面试容易问到 )。如电路的低功耗，稳定，高速如何做到，调运放，布版图注意的地方等等,一般会针对简历上你所写做过的东西具体问，肯定会问得很细（所以别把什么都写上，精通之类的词也别用太多了

46、），这个东西各个人就不一样了，不好说什么了。（未知）IC 设计基础（流程、工艺、版图、器件）1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、 MCU 、RISC、CISC、DSP、ASIC 、FPGA 等的概念）。 （仕兰微面试题目）2、FPGA 和 ASIC 的概念，他们的区别。 （未知）答案： FPGA 是可编程ASIC。ASIC: 专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与门阵列等其它 ASIC(App

47、lication Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点3、什么叫做OTP 片、掩膜片，两者的区别何在？（仕兰微面试题目）名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 14 页，共 16 页 - - - - - - - - - 4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目）5、描述你对集成电路设计流程的认识。（仕兰微面试题目）6、简述 FPGA 等可编程逻辑器件设计流程

48、。（仕兰微面试题目）7、IC 设计前端到后端的流程和eda工具。 （未知）8、从 RTL synthesis 到 tape out 之间的设计flow, 并列出其中各步使用的tool.（未知）9、Asic 的 design flow 。 （威盛 VIA 2003.11.06 上海笔试试题）10、写出 asic 前期设计的流程和相应的工具。（威盛）11、集成电路前段设计流程，写出相关的工具。（扬智电子笔试）先介绍下 IC 开发流程：1.）代码输入（design input) 用 vhdl 或者是 verilog 语言来完成器件的功能描述，生成hdl 代码语言输入工具：SUMMIT VISUALH

49、DL MENTOR RENIOR 图形输入 : composer(cadence); viewlogic (viewdraw) 2.）电路仿真（circuit simulation) 将 vhd 代码进行先前逻辑仿真，验证功能描述是否正确数字电路仿真工具：Verolog： CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL : CADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim 模拟电路仿真工具：*ANTI HSpice pspice，spectre micro microwave: eesoft

50、: hp 3.）逻辑综合（synthesis tools) 逻辑综合工具可以将设计思想vhd 代码转化成对应一定工艺手段的门级电路；将初级仿真中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再仿真。最终仿真结果生成的网表称为物理网表。12、请简述一下设计后端的整个流程？（仕兰微面试题目）13、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元素？（仕兰微面试题目）名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 15 页，共