计算机体系结构重点总结.docx

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1、精品名师归纳总结1.、Amdahl定律 :某部件应用越频繁 ,当提高该部件性能时 ,整机性能也提高的越多;整机的性能加速不行能大于在原机器中除该部件外全部其它部件运行时间的百分比的倒数1/1-F 。F 定义为采纳先进高速部件的那部分程序在未采纳先进高速部件的运算机上运行的时间占总时间的百分比,就F=采纳高速部件的任务在老运算机上运行的时间整个任务在老运算机上运行的时间同时将 S 定义为先进高速部件与老部件的性能,就S=老部件完成该功能的时间先进高速部件完成该功能的时间而采纳了高速部件后整机性能提高比,即Speedup = T old=1Tnew1F+F/S某种硬件增强技术,可使执行速度提高10

2、 倍,在采纳增强技术的运算机上测出其使用率是50%。依据 Amdahl 定律运算： P23yHcV。 采纳增强技术后运算机性能加速比是多少？ 未采纳增强技术运行的部件在不采纳增强技术的机器上运行时的时间比例。2、（1）90/10 局部性规章：程序花费90%的执行时间运行指令集中10%的指令代码。这就是说在指令集中全部的指令只有 10%指令是常用的,而另外90%指令的使用率合起来只有10%。GVYKnY。W（ 2）时间局部性：假如某一参数被引用,那它不久将再次被引用。这里指出了程序执行时在时间上的局部性（ 3）空间局部性：假如某一参数被引用,那它邻近的参数不久也将被引用。指出程序执行时的址空间上

3、的局部性。 PXDqh7a。3、运算机的性能是指在运算机上完成用户的应用任务所需的时间长短。完成同样任务所需的时间越短,运算机的性能越好。（考判定） I63mPP3。4、衡量运算机性能的参数：响应时间是指运算机系统完成某一任务 程序 所花费的时间。5、假如用速度来评判性能,我们称“高”为性能好。假如用响应时间来评判性能,我们称“短”为性能好。（考判定） VmIKZcZ。6、运算机整机性能分成两部分：一是CPU执行程序的时间,二是等待时间。提高运算机性能就是提高CPU性能和削减等待时间。7、cpu 性能因子 CPI：每条指令的平均时钟周期数clock cycles per instruction

4、, WuCTBt。ECPI=CPU花费的时钟数 / CPU执行的总指令数CPUtime = 指令数 CPI时钟周期 =I CPI8、CPU性能因子：（ 1）时钟频率（ f ）（ 2） CPI（ 3）指令数（ I ）（考填空）CPU性能 =1/CPU time = f/ ICPI 9、运算机性能常用指标：1MIPSmillioninstructionper secondMIPS 的意思是每秒钟执行的百万条指令数。QYiGqIf 。MIPS= 指令数 / 执行时间 106 =时钟频率 / CPI 106 =f / CPI 106 Lv74EO9。2 MFLOPSmillion floating-p

5、oint operation per second每秒钟执行的百万个浮点操作数z3s5svz 。MFLOPS浮= 点操作数 /执行时间 10610、工作负载基准程序 workload benchmark：（ 1）实际程序（ 2）核心基准程序（3）简洁基准程序（4）合成基准程序（考填空）11、基准程序的一般设计原就：（ 1）具有代表性,反映用户的实际应用。（ 2）不能对基准程序进行优化。（ 3）复现性。能重复测试,其环境相同,结果能重复显现。（ 4）可移植性。系统相关性要小。（ 5）紧凑性。基准程序不宜太巨大。（ 6）成本 - 效率要高。12、测量结果的统计和比较-性能报告： SPECsyste

6、m performanceevaluationcooperative基准程序 YIpLV5Y。13、指令设计时主要以下几个方面来考虑：（考填空）应用范畴。指令的使用概率。常用指令分析。特别指令设计。14、正向条件转移大部分是不胜利的,它满意条件的概率较低。（考判定）可编辑资料 - - - 欢迎下载精品名师归纳总结15、一般基本传送指令包含Load, Store 和 Move三类。（考填空）16、从操作数存放的位置来说,至少有三类的址: （ 1）储备器的址（ 2） I/O的址（ 3）寄存器的址假如不加特别说明,我们称的址就是指储备器的址或I/O 的址。17、主储备器编址：运算机有两种习惯使用方法

7、,即在字单元的址内有两种字节排列次序：第一种为低位收尾little endian,其字节次序是低字节在最低位的排列。DECIntel公司 Pv0pi9u 。其次种为高位收尾bigendian ,其字节次序是高字节在最低位的排列。IBMMotorola公司 mKaa8H。S 18、操作码的信息源熵 系统包含的平均信息量 公式（ H= pi log 2pi）式中 pi 为大事显现的频率,由此我们可以比较压缩前后的信息冗余量或时间冗余量。Gwd1jFN。19、“ Simple is fast”和“ Small is fast”,即：简洁大事可以更快速处理。小规模器件的速度可以做的更快, 表达了 RI

8、SC思想的精髓。cmu9b96。20、构成运算机的成本组合： （ 1）器件成本（ 2）直接成本（ 3）间接成本（ 4）报价单价格（考填空） xj5BlLd 。21、运算机的三种机器结构：堆栈、累加器、通用寄存器22、处理器（ CPU）可分为两部分：（ 1. ）数据通路 ALUarithmetic logic unit+寄存器）为处理器工作时数据实际流过的路径。z0T7jJg 。（ 2）掌握器 说明运算机机器指令代码,并按这些代码发出掌握信号掌握数据通道的工作以完成指令 是处理器中的主控部分,是将指令转换为实际硬件动作的桥梁,设计最复杂。ew1SKu9。23、数据通路组成图可编辑资料 - - -

9、 欢迎下载精品名师归纳总结通用寄存器：能被用户自由的用于数据运算的寄存器24、寄存器：专用寄存器+通用寄存器专 用寄 存 器 ：（ 1） PC Program Counter程序 计 数 器 （ 2） MARmemoryaddress register储备器的址 寄存器 2cqf7cK 。（3）MDRmemorydata register储备器数据寄 存 器（ 4） IARinterruptaddressregister 中 断 的 址 寄 存 器bXoZfGB。（ 5）Temp 暂 存 寄 存器：数据拜访中起暂存 作用的寄存器。不知道存在： MAR、MDR、Temp用户透亮： PC、IAR可

10、编辑资料 - - - 欢迎下载精品名师归纳总结寄存器堆 register file由多个通用寄存器合起来的。储备器层次结构中的最高层,属于最小也是最快的暂存部件。 dtkXEQI。25、指令的执行分为以下五个步骤：（1）取指令 IF （ 2. ）指令译码 / 寄存器读出 ID （3）执行 / 有效的址运算 EX（4）储备器拜访 / 完成转移： a.访存指令 b.转移指令 MEM（ 5）写回 WB26、微指令编制方式:1垂直微代码 : 加一些硬件电路来说明这些信号,而不是直接使用它们2水平微代码 : 完全不编码的微指令可编辑资料 - - - 欢迎下载精品名师归纳总结27、中断在不同的运算机系统中

11、有不同的叫法,Intel和 IBM 仍将全部的都称为中断,而Motorola将它们称为例外, DEC就依据不同的情形,将它们称作反常、出错、自陷、舍弃或中断。QfpKzTA。28、流水线的作用：提高硬件功能部件的使用率,削减指令的平均执行时间。流水线 pipeline是指在程序执行时多条指令重叠进行操作的一种准并行处理实现技术 流水线的并行处理是指完成一条指令的各个部件在时间上可以重叠工作 。r7siyAK 。29、 30、流水线竞争有三种：结构竞争 资源竞争 ：由资源缺乏引起。 数据竞争（ data hazard ） ：由指令间数据相关而引起。 掌握竞争（ controlhazard ） ：

12、由程序指针 PC值的转变而引起。（考填空） rlX6iO4 。31、为什么运算机设计者答应结构竞争存在（1）削减成本。 （ 2）降低单元电路的延时时间。 （ 3）削减电路的复杂程度。32、三种数据竞争： （ 1）先写后读相关 RAWreadafterwrite（ 2）写写相关 WAWwriteafterwriteoHeo5FP。（ 3）先读后写相关 WAR write after read33、指令从 ID 级流入 EX 级,一般称指令发射 instruction issue。一条指令已建立了这一过程,称为已发射issued。n2XDL3a。34、可编辑资料 - - - 欢迎下载精品名师归纳总

13、结35、浮点乘法： 15 个周期,执行周期7 个。浮点加法：执行周期4 个。浮点除法： 15 个周期36、37、集中式动态调度。记分牌有以下四级流水步骤： 发射级 issue处理结构竞争和 WAW竞争 读操作数 readoperands动态解决 RAW竞争 t2hBR7g。 执行 execution记分牌重点把握： 写结果 writeresult处理 WAR竞争 inwwvyw。38、下面我们来分析如图4-30 所示的 5 个功能部件的记分牌数据结构和工作过程。表 4-24 给出了执行以下简洁的指令序列时记分牌的组成信息: SeroCTn。可编辑资料 - - - 欢迎下载精品名师归纳总结LDF

14、6, 34R2LDF2, 45R3MULTDF0, F2, F4SUBDF8,F6, F2DIVDF10, F0, F6ADDDF6, F0, F2表 4-24记分牌的组成结构指令状态记分牌构成分三个部分:1. 指令状态。指出指令工作处在上述四级中的哪一级。2. 功能部件工作状态。指出功能部件的工作情形,每个功能部件需要指出九项相关参数。Busy指出功能部件的忙或闲暇状态。Op功能部件所执行的操作类型。Fi 目的寄存器。Fj , Fk源操作数所用的寄存器。Q j , Qk产生源寄存器数据的功能单元。可编辑资料 - - - 欢迎下载精品名师归纳总结R j , Rk指示源寄存器 Fj ,Fk 预备

15、就绪。3. 寄存器结果状态。假如有一条已激活指令有一个目的操作数是寄存器,就指出那个功能单元将写 操作 这个寄存器。 nD9tHO0。相应流水线记分牌的工作过程也分三步。从表 4-24 可以看到, 每条指令不论有没有发射,只要已取入流水线,在指令状态表中就有记录。而每个功能部件在其状态表中只保持一条记录。X7d8bx0。对于上述指令序列：指令状态寄存器说明第一条LD 指令已经完成并且将结果写入了寄存器,而其次条 LD 指令已经执行完成, 但仍没有写结果。第三、四、五条指令MULTD, SUBD和 DIVD 已经发射,但被暂停在读操作数这一级,等候其操作数的到来。 mrm1eR。d功能部件工作状

16、态就说明第一个乘法单元在等整数单元取操作数F2,同样加法单元在等整数减法部件的操作数 F2,除法部件在等第一个乘法部件的操作数F0。wUZ1nM。m加法指令 ADDD被暂停发射,由于存在一个结构竞争,这个结构竞争是减法指令引起的,等加法功能部件的减法指令执行完,功能部件竞争就会排除。98dWeeV。 例 4-8我们假定浮点功能部件在EX级流水级其等待推迟时间,加法部件是2 时钟周期,乘法部件是10 时钟周期, 就对表 4-24 记分牌记录的代码序列和初值数据结构,分析当前指令 MULTD和指令 DIVD 连续执行各自进入写结果状态时记分牌的数据结构。9yBCAR。8解：其次条指令 LD 给 M

17、ULTD和 SUBD指令带来了 RAW型数据竞争,而指令MULTD给指令 DIVD、指令 SUBD给指令 ADDD也带来了 RAW型数据竞争。 在指令 DIVD 和 ADDD之间存在着 WAR数据竞争。 对加法指令 ADDD要用到的加法功能单元仍存在结构竞争。因此,乘法指令进入写结果状态和除法指令DIVD 进入写结果状态是不同的,分别如表 4-25 和表 4-26 所示。 t0OuNy3。表 4-25指令 MULTD进入写结果级前的记分牌数据结构可编辑资料 - - - 欢迎下载精品名师归纳总结表 4-26 是指令 DIVD进入写结果级前记分牌的数据结构。此时加法指令已完成,同时除法指令DIVD

18、通过读操作数级获得操作数 F6。最终完成除法指令。7RBwjif 。表 4-26指令 DIVD 进入写结果级前记分牌的数据结构表 4-26指令 DIVD 进入写结果级前记分牌的数据结构可编辑资料 - - - 欢迎下载精品名师归纳总结39、评判储备器性能的参数主要有三个方面：容量、性能、价格高速度、大容量、低价格始终是储备体系的设计目标。40、储备器层次结构设计中的四大基本问题：（1）映象方式（ 2）映象机构（ 3）替换策略（ 4）写策略41、最基本的 Cache/ 主存映象方式有三种：（ 1）直接映象（主存中的一信息块只能对应Cache 的一个特定行）（ 2）全关联映象（主存中的一信息块可对应

19、Cache 中的任意一行）（ 3）组关联映象（主存中的第i 块可以对应 Cache 中的某一特定组中的任意一行） 42、可编辑资料 - - - 欢迎下载精品名师归纳总结如图 5-12 ,当 Cache 读命中时, Cache 的工作流程可分为五大步骤,这五个步骤是在一个CPU时钟周期内完成的。Yq31UfL。（ 1）来自 CPU的的址被分为29 位块帧的址和3 位块内偏移的址,块帧的址又分成20 位标志和 9 位索引。（ 2）依据索引挑选 Cache 中的一个组,读取组内各行标志以判定要拜访的数据块是否在Cache 中。（ 3）块帧的址的标志域与步骤2 中读取的两个行标志作相等比较。（ 4）假

20、设有一行标志与块帧的址的标志相匹配,就由2 选 1 多路转换器选取相应的数据行。（ 5）读出的字送往 CPU。43、按导致 Cache 失配的缘由划分, Cache 失配可分成以下三类。 这种分析失配的方法也称之为3C模型。 DltaRYe。（ 1）被迫 compulsory失配：第一次拜访储备块时,由于该块不在Cache 中,所以必需第一将此储备块从主存取入 Cache 中。 1Gt5ED1。（ 2）容量 capacity失配： 假如 Cache 不能容纳程序执行过程中所需的全部储备块,那么当程序再次拜访到曾装入 Cache 又已被替换出去的某储备块时,就会显现容量失配。oW5QYN。e（

21、3）冲突 conflict失配：在采纳组关联和直接映象方式的Cache 中,主存的许多块都将映象到Cache 的某一行。假如由于这个缘由,当程序再次拜访到曾装入Cache 又被替换出去的某储备块时,就会显现冲突失配,也称为碰撞失配 collision miss。kTdy4eU。44、越靠近 CPU的储备器容量越小、速度越快、价格越高,离CPU越远的容量越大、速度越慢、价格越低。 45、平均储备拜访时间 average memory_access time,AMT平均储备拜访时间命中率失配率失配时间表示为： AMT HT M MP46、 两级 Cache：（ 1）一级 Cache,一般做在 CP

22、U芯片上 也称片内 Cache 。它容量较小,速度与CPU的时钟周期相匹配。7rxEyMK。（ 2）二级 Cache,一般做在 CPU芯片上 也称为片外 Cache ,它容量大,速度在CPU和主存之间,以便尽可能多的拜访二级 Cache 中完成而不必再去拜访主存。QJSBDH。C47、主存组织方式： （ 1）单体单字主存结构（ 2）单体多字主存结构（3）多体交叉主存结构48、 输入/ 输出（简称 I/O ）设备可分为三大类：数据表示设备、网络通讯设备、储备设备。49、网络通讯设备的种类,按连接处理器的距离分,MPP网、局域网、广域网等。可编辑资料 - - - 欢迎下载精品名师归纳总结50、依据

23、网上节点数目和它们连接的紧密程度,可以把互连网络分为三种不同的类型：（ 1）大规模并行处理器 massively parallel processors,MPP网络。MPP网=SAN（ store area network）储备区域网（ 2）局域网 local area network, LAN（ 3）广域网 wide area network, WAN51、依据机器最关键部位的指令和由指令引起数据流的并行性,把全部的运算机分为四类：（ 1）单指令流,单数据流 SISD 这就是一个单处理器。（ 2）单指令流,多数据流SIMD 同一指令由多个处理器执行,这些处理器使用不同数据流,有各自的数据内存, 但共享一个指令内存和掌握处理器（负责存取和发送指令） 。处理器通常是专用的, 不要求通用性。 wri84Ja 。（ 3）多指令流,单数据流 MISD 这种类型的商用机器目前尚未显现,今后或许有可能。（ 4）多指令流,多数据流MIMD 每个处理器存取自己的指令,操作自己的数据。通常采纳一般的微处理器。QIgarKm。52、现有的 MIMD机器基于使用的处理器数目,可以分为两类：（ 1）集中共享储备器式体系结构（2）分布式储备器的机器可编辑资料 - - - 欢迎下载