2022年论文FPGA电子密码锁设计方案 .pdf

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1、个人资料整理仅限学习使用摘要随着电子技术的发展，具有防盗报警等功能的电子密码锁代替密码量少、安全性差的机械式密码锁已是必然趋势。电子密码锁与普通机械锁相比，具有许多独特的优点：保密性好，防盗性强，可以不用钥匙，记住密码即可开锁等。目前使用的电子密码锁大部分是基于单片机技术，以单片机为主要器件，其编码器与解码器的生成为软件方式。在实际应用中，由于程序容易跑飞，系统的可靠性能较差。本文主要阐述了一种基于现场可编程门阵列 FPGA 器件的电子密码锁的设计方法。用 FPGA 器件构造系统，所有算法完全由硬件电路来实现，使得系统的工作可靠性大为提高。由于 FPGA 具有现场可编程功能，当设计需要更改时，

2、只需更改 FPGA 中的控制和接口电路，利用 EDA 工具将更新后的设计下载到FPGA 中即可，无需更改外部电路的设计，大大提高了设计的效率。因此，采用 FPGA 开发的数字系统，不仅具有很高的工作可靠性，而且升级也极其方便。本文采用 EDA 技术，利用 Quartus II 工作平台和硬件描述语言，设计了一种电子密码锁，并通过一片 FPGA 芯片实现。关键词：关键词：电子密码锁；FPGA ；硬件描述语言；EDA Abstract With the development of electronic technology, electronic password lock with burgl

3、ar alarm and other functions replacing less password and poor security mechanical code lock is an inevitable trend. compared electronic password lock with ordinary mechanical locks, it has many unique advantages ： confidentiality, and security in nature, do not use the key, remember password can unl

4、ock it etc .Most electronic password locks we used now is based upon SCM technology ,SCM is its mainly device ,and the creating of encoding and decoding devices is the fashion of Software mode. In practical application, the reliability of the system may be worse because of easy running fly of the pr

5、ogramme. This paper mainly expatiates a design method of electronic password lock based upon Field Programmable Gate Array device. We use FPGA devices to construct system , all of the algorithm entirely achieved by the hardware circuit , because of FPGA has the function of ISP , when the design need

6、s to be changed We only need to change the control and interface circuit of FPGA,EDA tools are used to download the updated design to FPGA without changing the design of the external circuit , this greatly enhance the efficiency of the design .Therefore , we use FPGA to empolder the digital system h

7、as not only high reliability but also extremely convenient of upgrading and improvement .In this paper ,we use EDA technology , Quartus II platform and hardware description language designing an electronic password lock ,and it achieved through an FPGA chip. Key words ：electronic password lock；FPGA；

8、hardware description language ； EDA ：目 录 1 绪论 标题部分的格式很多不对，检查修改） 1 1.1 本课题研究的国内外现状及其发展 2 1.2 本课题研究的目的和意义 2 2 关键技术简介 4 2.1 FPGA 硬件设计描述 4 2.1.1 2.1.2 2.1.3 FPGA 的设计流程 4 VHDL 语言的基本结构 6 自上而下 TOP DOWN）的设计方法 7精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 1 页，共 18 页个人资料整理仅限学习使用 2.2 设计语言、仿真平台与开发系统 8 2.3 用 Q

9、uartus 进行系统开发的设计流程 8 3 系统总体设计 9 3.1 电子密码锁设计的原理 9 3.2 方案的提出 10 3.3 系统设计要求 11 3.4 系统设计描述 11 3.5 各功能模块描述 12 3.6 系统流程 13 4 系统详细设计 15 4.1 输入模块 15 4.1.1 4.1.2 4.1.3 4.1.4 4.1.5 时序产生电路 16 按键消抖电路 17 键盘扫描电路 20 键盘译码电路 21 键盘输入模块的实现 22 4.2 电子密码锁控制模块 23 4.2.1 4.2.2 4.2.3 控制模块的描述 23 控制模块的状态图与 ASM 图错误！未定义书签。错误！未定义

10、书签。控制模块的实现 27 4.3 电子密码锁显示模块 28 I 4.3.1 4.3.2 数码管显示原理 28 译码显示的实现 31 5 系统仿真 32 5.1 系统的有关编译与仿真 32 5.2 去抖模块的仿真32 5.3 密码锁输入电路的仿真 33 5.4 密码锁控制电路的仿真 34 5.5 系统整体仿真 35 5.6 数码管译码器仿真 36 6 .结束语 37 致谢 38 参考文献 39 II 基于 FPGA 的电子密码锁设计 1 绪论随着大规模和超大规模可编程器件在 FPGA 技术支持下的广泛应用，使现代化设计计算已进入一个全新的阶段，从设计思想、设计工具一直到实现方式都发生了诸多变化

11、。在FPGA 技术中，最为引人瞩目的是以现代电子技术为特征的逻辑设计仿真测试技术。改技术只需通过计算机就能对所设计的电子系统从不同层次的性能特点上进行一些列准确测试和仿真；在完成实际系统的设计后，还能对系统上的目标器件进行边界扫描测试。随着技术的发展，科技的日趋夜新电子密码锁种类比较多，发展更是快。电子密码锁系统主要由电子锁体、电子密匙等部分组成，一把电子密匙里能存放多组开锁密码，用户在使用过程中能够随时修改开锁密码，更新或配制钥匙里开锁密码。一把电子锁可配制多把钥匙。下面就是现在主流电子密码锁。遥控式电子防盗锁目前常见的遥控式电子防盗锁主要有光遥控和无线电遥控两类。键盘式电子密码锁从目前的技

12、术水平和市场认可程度看，使用最为广泛的是键盘式电子密码锁，该产品主要应用于保险箱、保险柜和金库，还有一部分应用于保管箱和运钞车。卡式电子防盗锁使用各种“卡”作为钥匙的电子防盗锁是当前最为活跃的产品，无论卡的种类如何多种多样，按照输入卡的操作方式，都可分为接触式卡和非接 触式卡两大类。生物特征防盗锁人的某些与生俱来的个性特征如手、眼睛、声音的特征）几乎不可重复，作为“钥匙”就是唯一的除非被逼迫或伤害），因此，利用生物特征做密码的电子防盗锁，也特别适合金融业注重“验明正身”的行业特点。本文介绍的基于 FPGA 的电子密码锁电路具有显示接口，显示时可以是明文也可以是密文星号。由于FPGA 具有 IS

13、P 功能，当用户需要更改时，如增加口令位数和更改口令权限管理时，只需更改 FPGA 中的控制和接口电路，利用 EDA 工具将更新后的设计下载到 FPGA 中即可，无需更改外部电路，这就大大提高了设计效率。而且采用 FPGA 设计的电子密码锁与单片机控制的电子密码锁相比结构简单、具有更高的系统保密性和可靠性。这种基于 FPGA 的电子密码锁可以应用在办公室、仓库、宾馆等人员经常变动的场所。 FPGA 技术是现代电子工程领域的一门新技术，提供了基于计算机和信息技术的电路系统设计的方法。它是从计算机辅助设计CAD ） 、计算机辅助制造CAM ） 、 计算机辅助测试CAT ）和计算机辅助工精选学习资料

14、 - - - - - - - - - 名师归纳总结 - - - - - - -第 2 页，共 18 页个人资料整理仅限学习使用程CAE ）等技术发展而来的。设计者只需从而为电子产品要对系统功能进行描述， FPGA 工具的帮助下即可完成系统设计，在 的设计和开发缩短了实践降低了成本，提高了系统的可靠性。 -1- 基于 FPGA 的电子密码锁设计 1.1 本课题研究的国内外现状及其发展随着人们生活水平的提高和安全意识的加强，对安全的要求也就越来越高。锁自古以来就是把守护门的铁将军，人们对它要求甚高，既要安全可靠的防盗，又要使用方便，这也是制锁者长期以来研制的主题。随着电子技术的发展，各类电子产品应

15、运而生，电子密码锁就是其中之一。据有关资料介绍，电子密码锁的研究从 20 世纪 30 年代就开始了，在一些特殊场所早就有所应用。这种锁是通过键盘输入一组密码完成开锁过程。研究这种锁的初衷，就是为提高锁的安全性。由于电子锁的密钥量、逻辑综合、布线前门级仿真、适配( 布局布线 、时序仿真 ( 布线后门级仿真、时序分析、器件编程、系统验证一系列流程的处理才能完成 FPGA 芯片的设计，其设计流程如图 2.1 所示。需要说明的是，如果仿真验证不对或者某一步有错，就要返回修改。有必要检查和修改的地方有 RTL 级描述、系统方案、约束和测试激励等。一般情况下，修改后要重新走对 RTL 级的描述即原理图或者

16、 HDL 设计代码的修改最多也最有效。一遍流程。有时要反复修改，经过多次这样的迭代才能完成最后的设计。在理论上，把 VLSI(Ultra Large Scale Integration，超大规模集成电路的设计描述为 6 个层次 1 ， 即系统级 (系统功能、 2 ， 参数定义 、算法级 ( 描述系统功能行为、 RTL 级、门级 ( 逻辑门 、电路级 ( 晶体管 、版图级 ( 物理工艺。每一级又都分 3 个侧面来描述：行为域描述、结构域描述、物理域描述。但在实际情况中往往把算法级行为域描述或者 RTL 级行为域描述都称为行为级描述。 -4- 基于 FPGA 的电子密码锁设计系统设计流程 左边的箭

17、头线太短了，最好和右边对称）图 2.1 系统设计流程 。工艺库中有各种宏功能模块和基本功能单元，含有他们的行为级模型、门级模型、布线模型等信息。需要说明的是，系统行为仿真和 RTL 级功能仿真有时要用到某种功能模块，例如 RAM 模型。对于 RAM 模型的控制信号，不同的厂家其规定不一定相同，如写使能信号，有的厂家规定高电平有效，有的厂家规定低电平有效。其实，在厂家提供的工艺库中， RAM 模型有行为级模型、门级模型、版图级模型等。而行为级模型只是规定其功能，无延时信息，跟工艺无关，但门级模型和版图级模型跟工艺密切相关。解决的方法是系统行为仿真时可以使用高级语言自己建立一个模型或者调用厂家库中

18、提供的行为级模型，功能仿真时调用行为级模型，时序仿真时调用门级模型。 -5- 基于 FPGA 的电子密码锁设计测试激励：指测试文件，他调用 FPGA 设计的顶层模块，同时产生顶层模块需要的输入信号，称之为激励信号，使用行为描述即可，不要求可综合。仿真时他作为最顶层的文件，从而可以观察 FPGA 的输出是否正确。所有的仿真都可使用同一个测试激励。约束：指对逻辑综合和布局布线时的约束。包括器件型号、速度、面积、功耗、引脚分配、时钟网络资源的分配、模块在器件中的定位等约束。一部分在软件中设置，一部分以约束文件的形式存在。2.1.2VHDL 语言的基本结构 VHDL、结构体 Architecture）

19、 、配置Configuration） 、包集合 Package）和库 Library）五个部分。 1 、实体实体说明部分是说明一个器件的外观视图，即从器件外部看到的器件外貌，其中包括器件的端口，同时也可以定义参数，并把参数从外部传入模块内部，主要用于描述所设计的系统的外部接口。 2 、结构体结构体是描述一个器件的内部视图，是次级设计单元。在其对应的初级设计单元实体说明被编译并且被并入设计库之后，它就可以单独地被并入该设计库中。结构体 描述一个设计的结构和行为，把一个设计的输入和输出之间的关系建立起来。一个设计可以有多个结构，分别代表该器件的不同实现方案。根据对一个器件设计由抽象到具体的过程，可

20、把结构体的描述方式分为三个层次：行为描述方式、寄存器传输描述方式 RTL ）和结构描述方式。 -6- 基于 FPGA 的电子密码锁设计 3、库库是经编译后的实体、结构体、包集合和配置的集合。使用库时总要在设计单元的前面予以说明。一旦说明，库中的数据对该设计单元就是可见的，从而共享已经编译过的设计结果。VHDL 语言中存在的库大致有 IEEE 库、 STD 库、 ASIC 厂家提供的库、用户定义的库和现行作业库。 4 、包集合包集合属库中的一个层次，是一种可编译的源设计单元。它收集了 VHDL 语言中所用到的信号、常数、数据类型、函数和过程的说明等。用户可以构造一个包集合，用以存放常数、数据类型

21、、函数和过程，该包集合经编译后便自动加到 WORK 库中。使用库中的包集合时，在打开库后要用 USE 语句说明，例如：LIBRARY IEEE； USE IEEE.STD-LOGIC-1164.ALL ； 5 、配置配置语句从一个库中为一个实体选择一个特定的结构体，是一种放在库中的被编辑单元，并有相应的配置名。通过配置技术，可以选取多种不同的结构体，以便对一个设计任务采用仿真工具进行多种配置的性能实验。另外，配置说明和规定的特性还可以用在多层描述中。2.1.3自上而下 TOP DOWN）的设计方法自上而下 DOWN ）自上而下的设计方法是现代电子系统的新型设计策略，它从设计的总体要求出发，自上

22、而下地逐步从系统数学模型的设计与仿真，到数据流级的设计与仿真，选择系统设计方案，最后完成系统硬件的整体设计。 VHDL 的自上而下的设计方法不仅体现在它的基本结构由描述外视特性的实体与描述内视行为和结构的结构体构成，同一实体可以有一个以上的结构体，以便设计方案的选择，还体现在系统硬件设计过程的三个层次：行为级描述与仿真、 RTL 级描述与仿真、逻辑综合与门级仿真。逻辑综合与所使用的逻辑综合工具有关 ， 由 逻 辑 综 合 优 化 工 具 生 成 具 体 的 门 级 逻 辑 电 路 的EDIFElectronic Design Interchange Format）网表。 EDIF 网表是一种标

23、准接口，它是一个以 ASCII 字符为基础的中间互换格式，被大多数供应商提供的 CAE/CAD 系统所支持。半导体制造厂基于这种网表生成 ASIC 芯片的制造工艺，FPGA 则基于这种网表生成用以配置 FPGA 芯片的位流文件。这三种仿真贯穿系统硬件设计的全过程，从 而可以在系统设计早期发现设计中存在的问题，与传统的自下而上的后期仿真相比大大缩短系统的设计周期，并且利于方案的综合评价与选取。这是用 VHDL 语言设计 -7- 精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 5 页，共 18 页个人资料整理仅限学习使用基于 FPGA 的电子密码锁设计

24、系统硬件的最突出的优点。 2.2 设计语言、仿真平台与开发系统设计语言、 和基于库(Library-Based 的设计方法，硬件描述与具体的工艺技术和硬件结构无关，能轻易地改变设计的规模和结构，标准、规范易于共享与复用，易于向 ASIC 移植。 2 ） Quartus 软件开发工具本设计采用的软件开发工具是美国 Altera 公司的 Quartus ，它支持多种设计输入方法，包括原理图输入、文本输入如 AHDL，VHDL ，Verilog HDL 文本文件）和第三方 EDA 工具输入文件，做成 ASIC 芯片。 3 ）EDA 实验开发系统设计中采用的EDA 实验开发系统，主要用于提供可编程逻辑

25、器件的下载电路及 EDA 实验开发的外围资源，供硬件验证用。一般包括：实验或开发所需的各类基本信号发生模块；FPGA/CPLD 输出信息显示模块；监控程序模块；目标芯片适配座以及上面的 FPGA/CPLD 目标芯片和下载电路。 2.3 用 Quartus 进行系统开发的设计流程 Quartus 使用 Quartus 进行电子密码锁设计的流程为 见附录）； ； ； ；。 -8- 基于 FPGA 的电子密码锁设计 3 系统总体设计系统总体总体设计 3.1 电子密码锁设计的原理 1、编码总量的确定电子密码锁随机开锁成功的概率定义为： P=1/NT 其中 P 为随机开锁成功概率，NT 为密码编码总量。

26、显然要使密码锁保密安全性高， NT 应尽可能大，使P 趋于零，但 NT 越大，相应电路越复杂，密码的记忆与操作也越麻烦。故 NT 应有合理的上限和下限。下限 NTL 的选择应使密码落在随机开锁可能成功的操作时区以外。若每一次开锁操作时间为 t ，为便于做随机实验，将 NT 分为 n 段并期望在 1/n 段的 1/2 处开锁成功。此时 p=1/2n 则随机开锁实验期望成功的时间为： Tr=NT t/2n 假定系统设计不考虑误码输入的保护，密码锁在无保护的情况下使操作人员任意作随机开锁实验的时间为TEN ，则： NTL=(2n TEN t x，其中 x 为最低安全系数。即： TEN=(NTLt/2

27、n/x 显然若使 NT=NTL，则 TrTEN，则使分段随机实验不易成功。由此可得出数字密码锁的编码总量设定是系统设计安全性、保密性的首要技术指标。一般来说，当 NT 选定之后， NT 的上限 NTH 原则上是越大越安全，但一般设计时取 NTH=(101000NTL 较为合理。 2 、编码制式的选择编码制式应根据 NT 的大小选取，可分为如下三种： 1 ）密码的各位都可以重码： NT1=ai； i ； (a-i+1 。其中 a 为基数， i 为位数， a 和 i 的选取应该满足NTNTL ， a=2 ，3，4，10， -9- 基于 FPGA 的电子密码锁设计 12， 14， 16。现在以最常用

28、的 a=10 ， i=6 为例，可以计算出 NT2=0159NT 1 ， NT 精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 6 页，共 18 页个人资料整理仅限学习使用3=0.15N T1 ， 所以编码制式考虑是否重码对 NT 有很大影响。另外，相同制式下不同的基底对编码总量 NT 会有影响，而且基底的选择也会影响到硬件电路的设计。本文设计的密码锁采用十进制编码，密码各位允许重码，为简化电路设计，密码锁口令采用对串行脉冲计数的方式输入。 3 、误码输入的保护措施如前所述，电子密码锁的设计应考虑自身的安全保密性，由于编码和捕捉密码的实验都是随机的

29、，若要使 P=1 NT 趋近于 0 ，必须采取误码输入的保护措施。假定设定的误码输入次数不超过三次，误码达到三次时系统应关闭主控电路，拒绝大于三次的密码输入，并且系统进入报警状态。系统正常状态的恢复可采用万能密码输入或者系统掉电恢复。 3.2 方案的提出方案一：采用数字电路控制。虽然采用数字密码锁电路的好处是设计简单，但是由于其是纯电路实际，在系统运行时，延时会比较严重。方案二：通过单片机实现，现在一种新的方案就是采用一种是用以 AT89S51 为核心的单片机控制方案。虽然有灵活的设计和丰富的 IO 端口，但是单片机设计的缺点是程序运行时容易出现跑飞现象。通过以上比较显然单片机方案有较大的活动

30、空间，不但能实现所要求的功能而且能在很大的程度上扩展功能，而且还可以方便的对系统进行升级，但是由于所学知识不能将其有效的应用，现有环境不能满足，而且单片机的密码锁有一定的不足之处，在运行时程序有时会产生 PC 指针错误，还有基于现在所学知识的应用，所以基于以上比较提出了第三种方案。方案三：利用 FPGA 设计电子密码锁，其成本低，设计方便有相应的开发板）， 现有资源充足，实现比较容易，更利于系统的维护改进和升级，可靠性更高，更安全。通过以上比较描述，本设计采用基于 FPGA 的电子密码锁设计方案。 - 10 - 基于 FPGA 的电子密码锁设计 3.3 系统设计要求设计一个具有较高安全性和较低

31、成本的通用电子密码锁，具体功能要求如下： 1 ）数码输入：每按下一个数字键，就输入一个数值，并在显示器上的显示出该数值，同时将先前输入的数据依序左移一个数字位置。 2 ）数码清除：按下此键可清除前面所有的输入值，清除为“0000”。 3）密码更改：按下此键时会将目前的数字设定成新的密码。 4 ）激活电锁：按下此键可将密码锁上锁。 5 ）解除电锁：按下此键会检查输入的密码是否正确，密码正确即开锁。 3.4 系统设计描述系统设计描述本系统为一个简洁型的电子密码锁，该系统以开发板为主要核心，采用 4*4 的键盘，前 10 个键为数字键，8 个数码管显示密码输入，后面的按键实现电子密码锁的各个功能，总

32、体外观如图 3.1 所示。电子密码锁外观图图 3.1 电子密码锁外观图上图为在实验开发板上实现，使用开发板有十六个按键，分别对应数字 0 到 9 和各个功能键，LED 显示为开发板上数码管显示。 - 11 - 基于 FPGA 的电子密码锁设计 3.5 设计思路及各功能模块描述设计思路及各功能模块描述电子密码锁可以由三个部分组成：数字密码输入电路、密码锁控制电路、密码锁显示电路。作为密码锁的输入部分，可选择的方案有数字机械式键盘和触摸式数字键盘等多种。考虑种种因素主要是成本和使用寿命因素，本设计采用通用的数字机械式键盘。数字电子密码锁的显示信息电路可采用 LED 数码管显示和液晶屏幕显示两种。液

33、晶显示具有高速显示、高可靠性、易于扩展和升级等优点，但是普通液晶显示屏存在亮度低、对复杂环境的适应能力差等缺点，在低亮度的环境下还需要加入其它辅助的照明设备，驱动电路设精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 7 页，共 18 页个人资料整理仅限学习使用计相对复杂，因此本设计的显示电路使用通用的 LED 数码管。根据以上选定的输入设备和器件，并考虑到实现各项数字密码锁功能的具体要求。本设计分为三个大的功能模块。图 3.2 为数字电子密码锁系统总体框图。图 3.2 数字电子密码功能模块图 1） 密码锁输入电路包括时序产生电路、键盘扫描电路、键盘

34、弹跳消除电路、 - 12 - 基于 FPGA 的电子密码锁设计键盘译码电路等几个小的功能电路。模块的功能是：将用户通过键盘输入的数字密码，确认密码是否输入，产生电路中使用的三种不同频率的工作脉冲波形，即系统时钟脉冲、弹跳消除取样信号和键盘扫描信号；为了加强按键按下的准确性加了去抖模块。作为电子密码锁的输入电路，数字密码输入电路可采用一个 4 4 的通用开发板上的键盘作为本设计的输入设备。开发板键盘具有低成本、可靠性高、构成电路简单、技术成熟和应用广泛等特点，因此将其应用到通用电子密码锁中还是比较适宜的。 2 ） 密码锁控制电路包括按键数据的缓冲存储电路，密码的清除、变更、存储、激活电锁电路 寄

35、存器清除信号发生电路）密码核对， 数值比较电路）解锁电路， 开 / 关门锁电路）等几个小的功能电路。模块功能：用于密码的更改，密码的清除，以及对密码锁的工作状态更改，对输入密码次数的计数功能，还有就是更智能化，更符合人们的思维，按键的时候都是习惯看输入数字的移位情况。 3）密码显示电路主要将显示数据的 BCD 码转换成相对应的编码。如，若选用七段数码管显示电路，主要将待显示数据的 BCD 码转换成数码器的七段显示驱动编码。从图 3.2 系统的总体走向图可知：通过时序产生键盘扫描信号，由键盘输入密码 或者功能按键，当然在这过程中要经过按键去抖，最后将将所输入的键盘值译码得到具体的数字或者功能键；

36、将输入值输入键盘数据存储器，在这里面可以将键盘值存储或者清除，再经过比较电路，比较输入值与原来存储的是否一致，如果一致则开启锁，如果不一致则报警 在报警后可以通过输入万能密码或者断电复位等可以解决）；在经过存储电路时，同时将所输入的值通过 LED 显示出来，显示将通过 BCD 译码电路，将所获取的值显示在 LED 数码管上。 3.6 系统流程系统流程图如图 4.1 ： KY2(01 KY1(10 KY0(11 1110 1101 1011 0111图 4.2 34 矩阵式键盘的面板配表 4.1 KY3 11 111 行扫描信号、行扫描信号、列按键输入信号与按键位置的关系 111 110 110

37、 110 - 15 - 101 101 101 011 011 011 基于 FPGA 的电子密码锁设计 KY 0 KX2 KX 0 10 0 0 1 1 1 1 1 1 1 1 1 01 1 101 110 011 101 110 011 101 110 011 101 110 按键 1 号精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 9 页，共 18 页个人资料整理仅限学习使用 2 3 4 5 6 7 8 9 * 0 # 4.1.1时序产生电路本时序产生电路中使用了三种不同频率的工作脉冲波形：系统时钟脉冲 为 CLK 的 2 分频脉冲信号，Q

38、(1为 CLK 的 4 分频脉冲信号， Q(2 为 CLK 的 8 分频脉冲信号Q(N-1为 CLK 的 2N 分频脉冲信号； DOWNTO Q(5 4 取得的是一个脉冲波形序列，其值依 00 0110 110001 周期性变化，其变化频率为 CLK 的 32 分频。我们利用以上规律即可得到各种我们所需要频率的信号或信号序列。 CLK_1K: IN KEY_IN: IN STD_LOGIC 。STD_LOGIC_VECTOR (2 DOWNTO 0。 - 按键输入 -系统原始时钟脉冲(1 kHz CLK_SCAN: OUT STD_LOGIC_VECTOR (3 DOWNTO 0 。 -( 仿

39、真时用 键盘扫描序列 DATA_N: OUT STD_LOGIC_VECTOR(3 DOWNTO 0 。 DATA_F: OUT STD_LOGIC_VECTOR(3 DOWNTO 0 。 - 功能输出标志 - 控制电路工作时钟信号 -(仿真时用 去 抖 电 路 工 作 时 钟 信 号FLAG_N: OUT STD_LOGIC 。FLAG_F: OUT STD_LOGIC 。CLK_CTR: OUT STD_LOGIC 。 - 数字输出 - 功能输出 -数字输出标志 CLK_DEBOUNCE: OUT STD_LOGIC - 16 - 基于 FPGA 的电子密码锁设计4.1.2按键消抖电路由于

40、设计采用的矩阵式键盘是机械开关结构，因此在开关切换的瞬间会在接触点出现信号来回弹跳的现象，对于电子密码锁这种灵敏度较高的电路这种弹跳将很可能会造成误动作输入，从而影响到密码锁操作的正确性。从图 4.2 中可以观察出弹跳现象产生的原因，虽然每次只是按下按键一次然后放掉，然而实际产生的按键信号却不知跳动一次，经过取样信号的检查后，将会造成误判断，以为键盘按了两次。如果调整抽样频率( 如图4.3 所示 ，可以发现弹跳现象获得了改善。图 4.2 弹跳现象产生错误的抽样结果如果调整抽样频率，弹跳现象就可以获得改善。图 4.3 调整抽样频率后得到的抽样结果因此必须加上弹跳消除电路，避免误操作信号的发生。特

41、别要注意的是，弹跳消除电路所使用的脉冲信号的频率必须比其他电路使用的脉冲信号的频率更高；通常将扫描电路的工作频率定在 100KHz 左右，而将弹跳消除电路的工作频率定在 200KHZ 左右，其工作频率通常是前者的 2 倍或者更高。弹跳消除电路的精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 10 页，共 18 页个人资料整理仅限学习使用实现原理如图 4.4 所示，先将键盘的输入信号 D_IN 做为电路的输入信号， CLK 是电路的时钟脉冲信号，也就是取样信号，D_IN 经过两级 D 触发器延时后再使用 RS 触发器处理。 VCC 13 AND2 D

42、FF D_IN PRN D0 D Q DFF PRN D1 D Q NOT - 17 9 NOT CLRN CLRN D_OUT S R 7 Q Q 6 - AND2 基于 FPGA 的电子密码锁设计图 4.4 弹跳消除电路的内部实现原理图此处 RS 触发器的前端连接和非门的处理原则是： (1 因为一般人的按键速度至多是 10 次/ 秒，亦即一次按键时间是 100 ms ， 所以按 下的时间可估算为 50 ms 。以取样信号 CLK 的周期为 8 ms 计，则可以取样到 6 次。(2 对于不稳定的噪声，在 4 ms 以下则至多抽样一次。 (3 在触发器之前，接上 AND-NOT 之后， SR

43、的组态如表 1.2 所示。表 4.3 RS 触发器真值表 S 0 1 0 消除抖动模块程序如下： -DEBOUNCING.VHD LIBRARY IEEE。 USE IEEE.STD_LOGIC_1164.ALL 。 LIBRARY ALTERA 。USE ALTERA.MAXPLUS2.ALL 。ENTITY DEBOUNCING IS PORT(D_IN, CLK: IN STD_LOGIC。DD1, DD0, QQ1, QQ0 : OUT STD_LOGIC。D_OUT, D_OUT1: OUT STD_LOGIC 。END ENTITY DEBOUNCING 。ARCHITECTURE

44、 ART OF DEBOUNCING IS COMPONENT DCFQ IS PORT(CLK, CLRN, PRN, D: IN STD_LOGIC 。 Q: OUT STD_LOGIC。 END COMPONENT DCFQ。 SIGNAL VCC, INV_D : STD_LOGIC 。 SIGNAL Q0, Q1 : STD_LOGIC 。SIGNAL D1, D0 : STD_LOGIC 。 BEGIN VCC = 1 。 - 18 - R 0 0 1 D-OUT 不变 1 0 基于 FPGA 的电子密码锁设计 INV_D CLK, CLRN = INV_D, PRN = VCC,

45、 D =VCC , Q = Q0 。 U2: DCFQ PORT MAP (CLK = CLK, CLRN = Q0, PRN = VCC, D =VCC , Q = Q1 。 PROCESS (CLK BEGIN IF CLKEVENT AND CLK=1 THEN D0 = NOT Q1 。 D1 = D0 。 END IF 。 END PROCESS 。 DD0 = D0 。 DD1 = D1 。 QQ1 = Q1。 QQ0 = Q0。D_OUT 。D_OUT1 。 END ENTITY DCFQ 。ARCHITECTURE ART OF DCFQ IS BEGIN PROCESS (C

46、LK, CLRN, PRN BEGIN IF CLRN=0 AND PRN=1 THEN Q=0。 ELSIF CLRN=1 AND PRN=0 THEN Q=1。 ELSIF CLKEVENT AND CLK=1 THEN Q 的，扫描信号变化的顺序依次为 1110 1101 10110111 1110依序的周而复始。扫描时依序当扫描信号为 1101 分别扫描四列按键，当扫描信号为 1110 时扫描 KY3 这一排按键；室，扫精选学习资料 - - - - - - - - - 名师归纳总结 - - - - - - -第 11 页，共 18 页个人资料整理仅限学习使用描 KY2 这一排按键；当扫

47、描信号为 1011 时，扫描 KY1 这一排按键；当扫描信号为 0111 时，扫描 KY0 这一排按键。每扫描一排按键就检查一次是否有键被按下，如果这排没有按键被按下就忽略，反之，如果出现被按下的键则立刻进行按键编码的动作，且将编码的结 果 储 存 于 寄 存 器 中 。- 扫 描 信 号 发 生 器COUNTER : BLOCK IS SIGNAL Q: STD_LOGIC_VECTOR(5 DOWNTO 0。 SIGNAL SEL: STD_LOGIC_VECTOR (3 DOWNTO 0。 -1110-1101-1011-0111 BEGIN PROCESS (CLK_1K IS BEG

48、IN IF CLK_1KEVENT AND CLK_1K =1 THEN Q = Q+1。 END IF 。 C_DEBOUNCE 。 - 去抖时钟信号, 大约125 Hz C_KEYBOARD 。 - 产生键扫信号* “00-01-10-11 ”, 大约16 Hz -C_DEBOUNCE 。 CLK 。 END PROCESS 。 CLK_DEBOUNCE=C_DEBOUNCE。SEL = 1110 WHEN C_KEYBOARD=0 ELSE 1101 WHEN C_KEYBOARD=1 ELSE 1011 WHEN C_KEYBOARD=2 ELSE - 20 - -仿真时用 - 仿真时

49、用 -C_KEYBOARD 。基于 FPGA 的电子密码锁设计 0111 WHEN C_KEYBOARD=3 ELSE 1111 。CLK_SCAN 。BEGIN PROCESS(CLK BEGIN Z N N N N N N N N N N N = 1111 。 -0 -1 -2 -3 -4 -5 -6 -7 -8 -9 -按键位置 - 21 - 基于 FPGA 的电子密码锁设计键盘输入模块的实现 mmsr clk_1k key _in2.0 data_n3.0 data_f 3.0 f lag_n f lag_f ksrclk kscan3.0 kpos1.0 inst1图 4.7 键盘输

50、入电路符号图模块外部信号端口： clk_1k：时钟脉冲输入端口，为系统提供工作的时钟脉冲。 key_in ：按键输入端口，为按键输入提供输入信号。 kscan ：键盘扫描序列 仿真时用），为按键扫描提供信号。 data_n ：数字输出端口，为数字的输出提供信号。 data_f：功能输出端口，为功能的输出提供信号。 flag_n：数字输出标志，用于识别数字是否输出。 flag_f：功能输出标志，用于识别功能是否输出。 ksrclk：键盘输入采样时钟。 kpos ：按键位置，用于识别按键所在位置提供信号。模块内部信号：scan：键扫信号“00011011”寄存器 k_ksrclk：去抖时钟信号，为