2022年EDA复习总结.docx

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1、名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -一名词说明EDA 电子自动化设计 electronic design automation FPGA 现场可编程门阵列 field programmable gate array CPLD 复杂可编程规律器件 complex programmable logic device ASIC 特定用途集成电路 application specific integrated circuit IP 学问产权 intellectual property SOC 片上系统 system on a chip FSM 有限状态

2、机 finite state machine MPW 多用途晶圆 multi project wafer DSP 数字信号处理器 digital signal processor MCU 微程序掌握器 micro control unit HDL 硬件表述语言 hardware description language VHDL 超高速集成电路硬件描述语言very high speed integrated circuit hardware description language 二简答题1.top-down 方法： 从系统硬件的高层次抽象描述向低层次物理描述的一系列转化过程；从顶向下设计由

3、功能级,行为级描述开头；寄存器传输（RTL ）级描述为第一个中间结果,再将RTL 级描述由规律综合网表或电路图；利用 EDA 工具将网表自动转换换成目标文件下载到现场可编程门阵列 |复杂可编程规律器件或通过自动布局布线设计成专用集成电路,从而得到电路与系统的物理实现；2.规律综合主要通过综合工具,依据设计人员设定的时序,面积等约束条件,将与工艺无关的 RTL 级的电路规律描述程序,转化为与工艺相关的电路,是将程序设计转化为硬件实现的重要环节；3.简述可编程器件与 ASIC 在设计应用成本等方面的优缺点面对可编程规律器件的设计其设计投入资金小,风险小,开发周期短,调试敏捷,易学易用,而 ASIC

4、 设计的设计资金投入大,流片费用都很昂贵,研发投片制作其有肯定的失败风险, 且其开发周期较长,调试改动设计都比较困难,不过, 产品进入大批量生产后,ASIC成品的成本往往低于可编程器件成本；4.top-down 过程分为：行为级描述,寄存器传输RTL 级描述 ,规律综合,物理实现；5.VHDL 描述方式：行为级描述,RTL 级描述方式,结构级描述方式；6.仿真过程：行为级仿真,RTL 仿真,门级仿真,后仿真；7.Top-down 设计方法特点：1）在系统设计早期就能发觉设计中存在的问题,2）自动化8.top-down 优势并尽可能在早期设计阶段就能解决问题；1）在系统设计早期发觉设计中存在的问

5、题,提高设计的一次胜利率；细心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 1 页,共 5 页 - - - - - - - - - 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -2）大大缩短了系统设计的周期,削减系统开发所耗用的时间；3）易于系统划分和项目治理,能；使几十万乃至几百万的大规模复杂数字电路的设计成为可4）设计效率提高,可削减设计人员；5 通过设计共享,防止重复设计；9.HDL ：指电子技术高层设计阶段中所采纳的硬件描述语言；特点： 1、HDL 以行为级描述见长,它能从比较抽象的角度描述电子实体的行为

6、,能够进行早期仿真；2、HDL 能够进行结构化描述,它能从详细的角度描述电子实体结构,便于存档,便于共享；3、HDL 具备了从比较抽象到比较详细的多个层面上进行混合描述才能,降低了 硬件电路设计难度；4、既能被仿真又能被综合；10.VHDL 特点：1）通用型好,适用面广2）重用性好3）牢靠性好4）以行为级描述见长；11.IP 分为软核,硬核,固核软核：其次阶段,寄存器级设计结果,且经过RTL 级仿真验证；通常以HDL 语言形式提交；固核：第四阶段,经过 硬核：第四阶段,经过 三者的价值：FPGA 实物验证的设计结果；通常以门级网表的形式提交；ASIC 工艺验证的设计结果；通常以版图的形式提交；

7、从 FPGA 角度看固核最有价值 从 ASIC 角度看硬核最有价值软核就由于它与工艺和器件均无关,具有高度敏捷性,从而具有特殊价值；固核硬化：将固核转化为硬核；硬核软化：由于硬核必需用过交换或出售才能实现价值最大化；而在硬核交换过程中,为了爱护硬核学问产权,IP 供应者往往将硬核以黑匣子形式供应应用户,同时能将硬化软化, 即采纳硬件描述语言对硬核的功能进行行为级描述,通过使用该行为级描述,在保护匣子详细内容的同时,仍可进行IP 仿真；12.FPGA/CPLD 在 EDA 中具有重要作用 1）VHDL 程序用过 FPGA/CPLD 可以得到 EDA 设计的最终产品,在产品数据较小 时快速占据市场

8、；2）VHDL 程序通过 FPGA/CPLD 验证可以形成固核具有肯定商品价值；3）VHDL 程序的 FPGA/CPLD 验证试验是一种 13.并行语句和次序语句在使用上有哪些差异：ASIC 设计的硬件仿真工具；1）并发语句只能够显现在并发语句结构中,如结构体,BLOCK 等,并发语句的执行与其在程序中的书写次序无关；2）次序语句只能够显现在次序语句结构中,如PROCESS,过程,函数等结构中,其执行与书写次序相关,写在前面的语句先执行,写在后面的依据后执行；细心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 2 页,共 5 页 - - - - - -

9、- - - 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -14.数据类型是用标示符表征某个或某个数值的集合,数据类型根据定义可分为标准预定义数据类型和用户自定义数据类型,仍有用户自定义数据类型；在 VHDL 中如某个对象被声明为某种类型, 其值必需在该数据类型所限定的取值范畴之中,且只有相同的数据类型才能做赋值或运算,不同数据类型的数据必需通过类型转换一样后,才能运算；故说 VHDL 语言是强数据类型的描述语言；15.描述行为语言：信号赋值语言,进程语句,子程序,块语句,断言语句；描述结构语句：元件语句（句（ GENERIC ）COMPONENT ）,生

10、成语句（ GENERA TE）,参数说明语16.并行信号赋值语句：一般信号赋值,条件信号赋值,挑选信号赋值；17.什么是 EDA ？EDA 技术是一种以运算机为基本工作平台,利用运算机图形学,拓扑规律学,运算数学以及人工智能学等多种运算机应用学科的最新成果而开发出来的一整套软件工具,是一种帮忙电子设计工程师从事电子元件产品和系统设计的综合设计,电子设计自动化技术,方法一般采纳自顶向下的设计方法,也叫正向设计,它是针对传统的自底向上的设计方法而提出的；18.什么是 IP 核？学习 VHDL 与把握 IP 核技术的关系四什么？IP 核是具有学问产权的集成电路芯核的简称,其作用是把一组拥有学问产权的

11、电路设计集合在一起,构成芯片的基本单位,以供设计时“ 搭积木” 之用；19.信号赋值语句在进程做并行语句,并发执行,与语句所处位置无关；信号赋值语句在进程内或子程序内做次序语句,按次序执行, 与语句所处位置无关；信号赋值语句符号为“=”变量赋值符号位”:=”用于信号赋值动作,不立刻生效 用于变量赋值动作,会立刻生效20.Active HDL 软件工具对 VHDL 程序进行仿真方法有哪些 . 利用 Active HDL 软件工具对VHDL 程序进行仿真时,常用的三种仿真方法：1）用图形化界面加鼓励（或手动测试加鼓励）方法简洁,常用于初学者或简洁的小程序仿真；2）编写测试平台文件（或编写testb

12、ench的仿真方法可以便利地使用VHDL 编写做鼓励文件；常用于工程设计实践,特别适用于需要反复多次仿真或测试鼓励的跨平台移植；3）编写宏文件的仿真方法用命令行,批处理文件方式编写鼓励,常用于需要多次仿真时,一次性编写鼓励,多次仿真时反复使用；21.进程的“ 敏锐信号”,也称敏锐表,是进程的激活条件,可由一个信号或多个信号组成之间用“ ,” 隔开；当敏锐信号表中的任意一个信号有大事发生,即发生任意变化, 此时, 进程被激活,进程中的语句将从上到下逐句执行一遍,当最终一条语句执行完毕后,进程即进入等待挂起状态,直到下一次敏锐表中的信号有时间发生,进程再次被激活,如此循环往复；22.VHDL 程序

13、的组成部分包括哪些？实体：描述设计单元的外围接口信号和内部参数；细心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 3 页,共 5 页 - - - - - - - - - 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -构造体：描述设计单元的内部结构和规律行为；配置：为设计单元从多个构造体中挑选合适的构造体或从库中选取合适的元件以便于 进行设计单元的仿真或综合；程序包：存放各设计模块都能共享的数据类型,常熟和子程序；库：存放已经编译了的元件和程序包,以便在设计单元中使用,库可由系统工程师的自信设计或由ASIC 芯片制

14、造商供应；23.端口方向有哪几种？端口：In：输入端口,在设计单元内部只可读,在设计单元内不行对其赋值；Out：输出端口,在设计单元内部只可写,不行反馈至设计单元内部作规律电路的输入 型号；Inout：输入通道和输出通道共享引脚的双向端口,在设计单元内部分时可读可写,需 要掌握信号掌握何时读,何时写,输入和输出通道不能同时有效；Buffer ：缓冲输出端口,可反馈至设计单元内部作为规律电路的输入信号,故可在设计 单元内部可读可写；Linkage ：链接端口,无指定方向,可以与任意方向信号链接；24.VHDL 有哪几种描述方式？分别用于什么场合？规律综合：在 top-down 流程中, EDA

15、软件可以将源程序自动转换为描述底层规律门互联关系的门级网表,从而与最终的可编程器件或ASIC 硬件实现相对应；行为级描述方式是抽象程度最高的电路建模方式,源程序主要描述电路的输出端口随输 入变化而变化规律,程序描述贴近人类高级语言,不行被综合；寄存器级通过描述数据从输入到输出的运算处理按时了电路结构综合；结构描述方式是层次化设计思想的表达,是描述电路硬件连接的建模方式,源程序可否被综合,依靠被调用元件可综合否；25.什么是数据对象？常用的数据对象有哪些几种？常用数据对象 :信号,变量,常量 在 VHDL 程序中凡是可以被赋值的对象称为数据对象；26.信号延时有哪几种？它们有何异同？信号延时：传

16、播延时：直接模拟导线上信号的延时；任何信号传入导线的一段,经过一段延时 信号必需从导线另一段输出；惯性延时：模拟某类元件的延时特点,信号传入软件后,在指定时间内输入信号必 须保持不变,元件的输出端才会有响应；27.什么是数据类型？它可以分为哪几大种？每一种类型中包括哪些详细类型？数据类型：标准数据类型,用户自定义数据类型,用户自定义子类型；标准数据类是在VHDL预定义库中定义的数据类型,在使用时不需要作参考库和程序包申明；位、矢量位、整数、自然数；正整数、实数、布尔量、字符、字符串、时间、错误等级；用户自定义数据类型：细心整理归纳 精选学习资料 - - - - - - - - - - - -

17、- - - 第 4 页,共 5 页 - - - - - - - - - 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -在 VHDL 中用户仍可以自己定义所需数据类型；语法格式： Type Is 数据类型定义；枚举类型、数组类型、存取类型、文件类型、记录类型、时间类型；用户自定义子类型：用户自定义的子类型,是对已定义数据类型取值范畴加以限制得到的子集；语法格式： SUBTYPE IS 原数据类型名 范畴 28.VHDL 中操作符主要有哪几类？它们都分为哪些主要元素？规律运算符：not非 and与 or 或 nand或与 nor或非 xor异或 算数运算符：

18、 + - * / MOD 求模 REM 取余 * * 指数 ABS 取肯定值 关系运算符： = /= = 并置运算符： & 用于位链接；算数运算符 + - * 能够真正被综合,MOD REM 分母的操作数为 2 乘方的书,规律电路综合是可能的；29. 什么是层次化？层次化设计基于电子系统的结构化建模方式,对系统的功能和结构进行描述,层次化设计奖系统逐级划分, 将较独立的功能或规律电路单独建模,与参考库中的底层元件一起调用；作为可调用元件, 在确保正确的情形下,调入高层次的设计中作为实例使用,在系统设计中,采纳层次化设计方法,可以有效地简化设计难度,明确系统架构,促进团队合作和共享；30.什么是

19、组合规律？其 VHDL 程序设计有何特点？组合规律就是指数字电路在任何时刻仅仅取决于该时刻数字电路的输入,与历史输入无关；用 VHDL 描述组合规律电路,使用并行语句或使用进程；31.什么是时序规律？其 VHDL 程序设计与组合规律的有何不同？时序规律电路指数字电路在任何时刻的输出不仅取决于该时刻数字电路输入,而且取决于电路原先状态,或者说仍与历史输入有关；用 VHDL 描述时序电路：必需使用到进程；32.常用 EDA 工具：Active-HDL,FPGA-Express,ISE,Cadence,Verilog-XL,NC-verilog,Maxplus-II. 33. U 初始状态 X 不定态 0 强 0 态 1 强 1 态 Z 高阻态 L 弱 0 态 H 弱 1 态 W 弱补丁太 - 无关态34.mealy:输出由状态机的输入和状态机的状态共同打算；Moore: 输出仅与状态机的状态有关,与状态机的输入无关；细心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 5 页,共 5 页 - - - - - - - - -