2022年Verilog复习题.docx

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1、名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -Verilog 复习题一、填空题1. 用 EDA 技术进行电子系统设计的目标是最终完成 2. 可编程器件分为 _CPLD_和_FPGA_ ；_ ASIC 的设计与实现；3. 随着 EDA 技术的不断完善与成熟,_自顶向下 _的设计方法更多的被应用于Verilog HDL 设计当中；4. 目前国际上较大的 PLD 器件制造公司有 _ALtera_ 和_Xilinx_ 公司； 5. 完整的条件语句将产生 _组合 _电路,不完整的条件语句将产生 _时序 _电路； 6. 堵塞性赋值符号为 _=_ ,非堵塞性赋值符号为

2、 _=_ ；7有限状态机分为 _Moore_和 _Mealy_ 两种类型；8、EDA 缩写的含义为 _电子设计自动化 Electronic Design Automation _ 9状态机常用状态编码有_二进制 _、_格雷码 _和_独热码 _；10 Verilog HDL 中任务可以调用 _其他任务 _和_函数 _；11系统函数和任务函数的首字符标志为 _$_,预编译指令首字符标志为 _#_；12可编程规律器件的优化过程主要是对_速度 _和_资源 _的处理过程；13、大型数字规律电路设计采纳的 IP 核有 _软 IP_、_固 IP_和_硬 IP_；二、挑选题1、已知“ a =1b1; b=3b

3、001; ” 那么 a,b （ C ） A 4b0011 B 3b001 C 4b1001 D 3b101 2、在 verilog 中,以下语句哪个不是分支语句？（ D ）A if-else B case C casez D repeat 3、Verilog HDL 语言进行电路设计方法有哪几种（8 分）自上而下的设计方法（Top-Down ）自下而上的设计方法（Bottom-Up ）综合设计的方法4、在 verilog 语言中, a=4b1011,那么 &a= （D ）A 4b1011 B 4b1111 C 1b1 D 1b0 5、在 verilog 语言中整型数据与（A 8 B 16 C

4、32 D 64 C ）位寄存器数据在实际意义上是相同的；6、大规模可编程器件主要有FPGA、CPLD 两类,以下对FPGA 结构与工作原理的描述中,正确选项 _C_ ； AFPGA 全称为复杂可编程规律器件； BFPGA 是基于乘积项结构的可编程规律器件； C基于 SRAM 的 FPGA 器件,在每次上电后必需进行一次配置；D在 Altera 公司生产的器件中,MAX7000 系列属 FPGA 结构； 7. 子系统设计优化,主要考虑提高资源利用率削减功耗（即面积优化）,以及提高运行速度（即速度优化） ；指出以下哪些方法是面积优化 _B_ ；流水线设计资源共享规律优化串行化寄存器配平细心整理归纳

5、 精选学习资料 - - - - - - - - - - - - - - - 第 1 页,共 10 页 - - - - - - - - - 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -关键 路径法 A B C D 8、以下标识符中,_A_ 是不合法的标识符； A9moon B State0 C Not_Ack_0 D signall 9、 以下语句中,不属于并行语句的是：_D_ D case语句 A. 过程语句 B assign 语句 C元件例化语句 6、10、P,Q,R 都是 4bit 的输入矢量,下面哪一种表达形式是正确的 5 1input P3:0

6、,Q,R; 2input P,Q,R3:0; 3input P3:0,Q3:0,R3:0; 4input 3:0 P,3:0Q,0:3R; 5input 3:0 P,Q,R; 11、请依据以下两条语句的执行,最终变量 reg 7:0 A; A=2hFF; A 中的值是 _； 8b0000_0011 8h03 8b1111_1111 8b11111111三、简答题1、简要说明仿真时堵塞赋值与非堵塞赋值的区分非堵塞（ non-blocking 赋值方式 b= a：b 的值被赋成新值 a 的操作 , 并不是马上完成的,而是在块终止时才完成；块内的多条赋值语句在块终止时同时赋值；硬件有对应的电路；堵塞

7、（blocking 赋值方式 b = a：b 的值马上被赋成新值 a；完成该赋值语句后才能执行下一句的操作；硬件没有对应的电路,因而综合结果未知；堵塞赋值是在该语句终止是立刻完成赋值操作；值操作；非堵塞赋值是在整个过程块终止是才完成赋2、简述有限状态机 FSM 分为哪两类？有何区分？有限状态机的状态编码风格主要有哪三 种？依据内部结构不同可分为摩尔型状态机和米里型状态机两种；摩尔型状态机的输出只由当 前状态打算,而次态由输入和现态共同打算；米里型状态机的输出由输入和现态共同打算,而次态也由输入和现态打算；状态编码主要有三种：连续二进制编码、格雷码和独热码；3、简述基于数字系统设计流程包括哪些步

8、骤 . 包括五个步骤：、设计输入： 将设计的结构和功能通过原理图或硬件描述语言进行设计或编程,进行 语法或规律检查,通过表示输入完成,否就反复检查直到无任何错误；、规律综合：将较高层的设计描述自动转化为较低层次描述的过程,包括行为综合,规律综合和版图综合或结构综合,最终生成电路规律网表的过程；、布局布线：将综合生成的电路网表映射到具体的目标器件中,并产生最终可下载文细心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 2 页,共 10 页 - - - - - - - - - 名师归纳总结 精品学习资料 - - - - - - - - - - - - - -

9、 -件的过程；、仿真：就是依据规律功能的算法和仿真库对设计进行模拟,以验证设计并排除错误的过程,包括功能仿真和时序仿真；、编程配置：将适配后生成的编程文件装入到 程或配置；PLD 器件的过程,依据不同器件实现编4、简述 Verilog HDL 编程语言中函数与任务运用有什么特点？函数和任务都能独立完成相应电路功能,通过在同一模块中的调用实现相应规律电路 功能；但它们又有以下不同：、函数中不能包含时序掌握语句,对函数的调用,必需在同一仿真时刻返回；而任 务可以包含时序掌握语句,任务的返回时间和调用时间可以不同；、在函数中不能调用任务,而任务中可以调用其它任务和函数；但在函数中可以调 用其它函数或

10、函数自身；、函数必需包含至少一个端口,且在函数中只能定义input 端口；任务可以包含0个或任何多个端口,且可以定义 input 、output 和 inout 端口；、函数必需返回一个值,而任务不能返回值,只能通过执行结果；5、简述 FPGA 与 CPLD 两种器件应用特点；output 或 inout 端口来传递CPLD 与 FPGA 都是通用可编程规律器件,均可在 EDA 仿真平台上进行数字规律电路设计,它们不同表达在以下几方面：FPGA 集成度和复杂度高于CPLD ,所以 FPGA 可实现复杂规律电路设计,而 CPLD适合简洁和低成本的规律电路设计；、 FPGA 内主要由 LUT 和寄

11、存器组成,倾向实现复杂时序规律电路设计,而 CPLD内主要由乘积项规律组成,倾向实现组合规律电路设计；、 FPGA 工艺多为 SRAM 、flash 等工艺,掉电后内信息消逝,所以该类型需外配存储器,而 CPLD 工艺多为 EEPROM 等工艺,掉电后信息不消逝,所以不用外配储备器；、FPGA 相对 CPLD 成本高,但都可以在内都镶嵌硬核和软核,实现片上系统功能；四、运算题 1、利用有限状态机,以格雷码编译方式设计一个从输出信号序列中检测出101 信号的电路图,其方块图、状态图和状态表如图表示；细心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 3 页

12、,共 10 页 - - - - - - - - - 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -目前状态 CS S0=00下一状态 NS和输出 QoutDin=0Din=1SO, OS1, 0S1=01S2, 0S1, 0S2=11S0, 0S1, 1module melayclk,Din,reset,Qout; input clk,reset; input Din; output Qout; reg Qout; parameter1:0 S0=2b00,S1=2b01,S2=2b11; reg1:0 CS; reg1:0 NS; always pos

13、edge clk or posedge reset begin ifreset=1b01 CS=S0; else CS=NS; end always CS or Din begin caseCS S0:beign ifDin=1b0 begin NS=S0; Qout=1b0; end else begin NS=S1; Qout=1b0; end end S1:begin ifDin=1b0 begin NS=S2; Qout=1b0; end else begin NS=S1; 细心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 4 页,共 10 页

14、 - - - - - - - - - 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -Qout=1b0; end end S2:beign ifDin=1b0 begin NS=S0; Qout=1b0; end else begin NS=S1; Qout=1b0; end end endcase end endmodule 2、 程序注解,并说明整个程序完成的功能；module AAA a ,b ; output a ；input 6:0 b ；reg2:0 sum; integer i; reg a ；always b begin sum = 0;

15、fori = 0;i=6;i = i+1 ifbi sum = sum+1; ifsum2 a = 1; else a = 0; end endmodule 细心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 5 页,共 10 页 - - - - - - - - - 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - - 3、设计一个带有异步复位掌握端和时钟使能掌握端的10进制计数器；端口设定如下：输入端口： CLK ：时钟, RST：复位端, EN ：时钟使能端, LOAD ：置位掌握端, DIN ：置位数据端；输出端口

16、： COUT ：进位输出端,DOUT ：计数输出端；module CNT10 CLK,RST,EN,LOAD,COUT,DOUT,DATA; input CLK ; input EN ; input RST ; input LOAD ; input 3:0 DATA ; output 3:0 DOUT ; output COUT ; reg 3:0 Q1 ; reg COUT ; assign DOUT = Q1; always posedge CLK or negedge RST begin if .RST Q1 = 0; else if EN begin 细心整理归纳 精选学习资料 - -

17、 - - - - - - - - - - - - - 第 6 页,共 10 页 - - - - - - - - - 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -if .LOAD Q1 = DATA; else if Q19 Q1 = Q1+1; else Q1 = 4b0000; end end always Q1 if Q1=4h9 COUT = 1b1; else COUT = 1b0; endmodule 4、下面是通过 case语句实现四选一电路部分程序,将横线上的语句补上,使程序形成完整功能；cases1,s0 2 b00:out=i0; 2

18、 b01:out=i1; 2 b10:out=i2; 细心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 7 页,共 10 页 - - - - - - - - - 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -2 b11:out=i3; 3、标注各语句功能,指出整个程序完成的电路功能；/ 带同步清 0/同步置 1低电平有效 的 D 触发器 . module dff_synq,qn,d,clk,set,reset; /定义模块为diff_syn, 端口为 q,qn,d,clk,set,reset input d,cl

19、k,set,reset; output reg q,qn; 端口/定义端口 d,clk,set,reset为输入端口 ,reg,q,qn 为输出always posedge clk /对 clk 信号上升沿有效 begin ifreset begin q=1b0;qn=1b1;end /同步清零 ,低电平有效else ifset begin q=1b1;qn=1b0;end /同步置位 , 低电平有效else begin q=d; qn=d; end end endmodule /模块终止/q 输出为 d, qn 输出为非 d; 4、依据图 3 给定的两个 2 位全加器信号关系及实现的 4 位

20、全加器功能部分程序,在以下部分程序中的横线上填入必要语句,实现 4 位全加器的完整功能；a3.2 ai sum sum43.2b3.2 bi 2 位加法器c0 ci cout cout4 a1.0 ai 2 位加法器sum sum41.0 b1.0 bi cout c ci 图 3 /底层 4 位全加器程序 module add2ai,bi,ci,sum,cout; /顶层 8 位全加器程序 module fadd4a,b,c,sum4,cout4; input 1:0ai,bi;input ci; input 3:0a,b;input c; output 1:0sum;_; output 3

21、:0 sum4output cout4; output cout;_; wire c0; ; always _ add4 U1 cout,sum=ai+bi+ci; add4 U2 ; endmodule endmodule 5、依据以下给 定的仿真输入输出波形图2,说明完成此功能的电路是什么功能电路？并写出对应的 Verilog HDL描述程序（图中clk,clr 为输入, q,c 为输出）；4 进制加法计数器细心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 8 页,共 10 页 - - - - - - - - - 名师归纳总结 精品学习资料 - -

22、 - - - - - - - - - - - - -module counterclk,clr,q,c input clk,clr; output ret1:0 q; output c; alwaysposedge clk or negedge clr begin ifclr q=2 h0; else begin if2 h3=q q=2 h0; else q=q+2 h1; end end assign c=2 h3=q endmodule 6、采纳结构描述方法设计一个二进制数字半加器,输入数据ai 与 bi ,并将和输出到so,进位输 出到 co,给出具体设计过程；输入输出（6 分）ai

23、bi so co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 soaibiaibiaibi,coaibi由输入输出规律表达式,采纳与门and 和异或门 xor 进行结构描述的程序如下：module hadd ai,bi,so,co; input ai,bi; output so,co; xorso,si,ci; andco,ai,bi; endmodule 6、采纳结构描述方法设计一个二进制数字比较器,比较输入数据a 与 b 的大小,并分别输细心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 9 页,共 10 页 - - - - -

24、- - - - 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -出到 x, y 和 z,给出具体设计过程；xabab,yab ,za bnotnot_a,a; notnot_b,b; andab,a,b; andnot_ab,not_a,not_b; orx,ab,not_ab; andy,not_a,b; andz,a,not_b; 7、采纳结构描述方法设计一个3 人竞选数字电路,输入数据 2:0x ,要求 2 人以上为 1 表示 第 10 页,共 10 页 - - - - - - - - - 通过,且输出为y 为 1,否就输出相反,给出具体设计过程；细心整理归纳 精选学习资料 - - - - - - - - - - - - - - -