《集成电路制造工艺与工程应用》第三章ppt课件.pptx
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1、1集成电路制造工艺与工程应用讲义 2018/09/28三三介绍工艺介绍工艺集成集成:PN结隔离技术LOCOS(硅局部氧化)隔离技术STI(浅沟槽)隔离技术2集成电路制造工艺与工程应用讲义 2018/09/28隔离技术隔离技术半导体集成电路是通过平面工艺技术把成千上万颗不同的器件制造在一块面积非常小的半导体硅片上,并按要求通过金属将它们连接在一起,形成具有一定功能的电路。隔离技术是工艺制程技术的关键,它决定了集成电路的性能和集成度。a)PN结隔离技术。b)LOCOS隔离技术。c)STI隔离技术。3集成电路制造工艺与工程应用讲义 2018/09/28PN结隔离技术结隔离技术PN结隔离技术,它是利用
2、PN结反向偏置时呈高电阻性,来达到相互绝缘隔离的目的。双极型工艺制程技术的流程。a)第一步、准备p型衬底硅(P-type-Substrate P-sub);b)第二步、形成n型埋层(N-type-Burrier-Layer NBL);c)第三步、生长n型外延层(N-type-Epitaxy N-EPI);d)第四步、形成PW保护环隔离;e)第五步、形成重掺杂NW(N-Type-Well)集电极;f)第六步、形成NPN基区(P-base);g)第七步、形成NPN发射极和集电极接触;h)第八步、形成基极和PW接触。4集成电路制造工艺与工程应用讲义 2018/09/28PN结隔离技术结隔离技术影响P
3、N结隔离效果:a)偏置电压b)NW、PW保护环的掺杂浓度c)E-EPI层的掺杂浓度为了达到比较好的隔离效果:a)增大PW保护环的宽度b)提高PW保护环的掺杂浓度提高PW保护环的掺杂浓度=间接增大集电区和PW保护环的寄生电容=影响双极型工艺集成电路的工作速度。 5集成电路制造工艺与工程应用讲义 2018/09/28PN结隔离技术结隔离技术-寄生的场效应管寄生的场效应管当金属线在两个NPN之间PW保护环的上方横向跨过时,它们就会形成寄生的场效应晶体管NMOS,相邻的两个NPN的集电区为该寄生NMOS的源和漏,金属线是栅。寄生NMOS的阈值电压:a)PW保护环的浓度b)ILD(Inter Lay D
4、ielectric)氧化层的厚度提高PW保护环的浓度=会增加集电区与PW保护环的寄生电容。6集成电路制造工艺与工程应用讲义 2018/09/28LOCOS(硅局部氧化)隔离技术(硅局部氧化)隔离技术 LOCOS隔离技术与PN结隔离技术非常类似,实际上LOCOS隔离技术就是把PN结隔离技术中的PW保护环换成氧化物,LOCOS隔离技术是PN结隔离技术的副产物,氧化物能很好地隔离器件,降低结电容,同时改善闩锁效应和寄生NMOS等问题。7集成电路制造工艺与工程应用讲义 2018/09/28LOCOS(硅局部氧化)隔离技术(硅局部氧化)隔离技术LOCOS隔离技术的工艺流程:a)第一步生长前置氧化层(PA
5、D Oxide),缓冲Si3N4层对衬底的应力;b)第二步生长Si3N4,它是场区氧化的阻挡层;c)第三步有源区AA(Active Area)区域光刻和刻蚀处理;d)第五步场区氧化,形成硅局部场氧化物隔离器件;e)第六步湿法刻蚀去除Si3N4。8集成电路制造工艺与工程应用讲义 2018/09/28LOCOS(硅局部氧化)隔离技术(硅局部氧化)隔离技术LOCOS隔离技术存在两个严重问题:a)一个问题是场区氧化层横向形成鸟嘴(birds beak),淀积LOCOS场区氧化层的过程中需要消耗掉大约44%的硅,氧原子既进行纵向扩散越过已生长的氧化物与正下方的硅反应生产成氧化物,氧原子也进行横向扩散与S
6、i3N4掩膜下硅反应生产成氧化物。LOCOS场区氧化层的中部是凸起的然后向两边横向延伸凹入Si3N4掩膜下的有源区,并且凹入Si3N4掩膜下的氧化物会逐渐变薄形成鸟嘴的形状,所以横向延伸凹入有源区的现象被称为鸟嘴效应。b)LOCOS隔离技术的另外一个问题是白带效应,LOCOS场氧是在高温的湿氧的环境下反应生长的,而Si3N4也会在高温的湿氧的环境下生成NH3,NH3会扩散到Si/SiO2界面,并在Si/SiO2界面与Si反应形成Si3N4,这些Si3N4在有源区的边缘形成一条白带,这些Si3N4会影响后续生长的栅氧化层的质量并导致栅氧的击穿电压下降。9集成电路制造工艺与工程应用讲义 2018/
7、09/28LOCOS(硅局部氧化)隔离技术(硅局部氧化)隔离技术a)MOS管的源漏与衬底的PN结都是零偏或者反偏的,它们的漏电流几乎为零,MOS管是被这种自身的PN结相互隔离的。b)当相邻的NMOS漏极N型有源区与NW之间的耗尽区相互靠近,它们之间的势垒高度开始减小,电子很容易越过这个势垒形成漏电流,需要考虑NMOS漏极N型有源区与NW的穿通问题。10集成电路制造工艺与工程应用讲义 2018/09/28LOCOS(硅局部氧化)隔离技术(硅局部氧化)隔离技术利用LOCOS 隔离技术制造的CMOS集成电路工艺也存在寄生场效应晶体管的问题。当金属引线从NMOS的漏极N型扩散区与PMOS的NW之间的P
8、W上方跨过时,将会形成寄生的场效应晶体管NMOS,NMOS漏极N型扩散区如同寄生的NMOS的源极,NW如同寄生的NMOS的漏极,金属互连线是寄生的NMOS的栅极。为了解决高压HV-CMOS和BCD集成电路寄生场效应晶体管的问题,在淀积场区氧化层之后,要增加一道场区离子注入工艺流程,目的是提高寄生场效应晶体管的阈值电压,这样可以有效地改善因为寄生场效应晶体管的导通而形成漏极的问题。11集成电路制造工艺与工程应用讲义 2018/09/28 场区离子注入光刻处理。 场区离子注入。 去除光刻胶。 生长LOCOS场氧化物。 湿法刻蚀去除Si3N4。场区离子注入场区离子注入12集成电路制造工艺与工程应用讲
9、义 2018/09/28STI(浅沟槽)隔离技术(浅沟槽)隔离技术STI隔离技术与LOCOS隔离技术非常类似,STI隔离技术是采用凹进去的沟槽结构,它场区的氧化物不是通过热氧化生长的,而是采用HDP CVD(High Density Plasma CVD)的方式淀积的SiO2,所以STI隔离技术可以解决鸟嘴效应和白带效应。13集成电路制造工艺与工程应用讲义 2018/09/28STI(浅沟槽)隔离技术(浅沟槽)隔离技术STI隔离技术的工艺流程:a)第一步生长前置氧化层,缓解后续步骤形成Si3N4层对衬底的应力;b)第二步生长Si3N4,它是STI CMP的停止层,也是场区离子注入的阻挡层;c)
10、第三步AA区域光刻处理和刻蚀;d)第四步场区侧壁氧化修复刻蚀损伤;e)第六步利用HDP CVD淀积场区SiO2,形成场区氧化物隔离器件;f)第七步利用CMP去除多余的氧化物,进行STI氧化物平整化;g)第八步利用湿法刻蚀去除Si3N4。14集成电路制造工艺与工程应用讲义 2018/09/28STI(浅沟槽)隔离技术(浅沟槽)隔离技术a)MOS管的源漏与衬底的PN结都是零偏或者反偏的,所以它们的漏电流几乎为零,MOS管是被这种自身的PN结相互隔离的。b)相邻的NMOS漏极N型有源区与NW之间就会形成漏电流,所以需要考虑NMOS漏极N型有源区与NW的穿通问题。类似的情况还有PMOS漏极P型扩散区与
11、PW的穿通问题。15集成电路制造工艺与工程应用讲义 2018/09/28STI(浅沟槽)隔离技术(浅沟槽)隔离技术在利用STI 隔离技术的CMOS集成电路中,同样也存在寄生场效应晶体管NMOS导通形成漏电的问题,与LOCOS隔离技术类似,当金属引线从NMOS的漏极与PMOS的NW之间的PW上方跨过时,也会形成寄生的场效应晶体管NMOS ,NMOS漏极N型扩散区如同寄生的NMOS的源极,NW如同寄生的NMOS的漏极,金属互连线是寄生的NMOS的栅极。为了解决寄生的场效应晶体管的问题,对于HV-CMOS和BCD集成电路,工程人员会在HDP CVD淀积之前,增加一道场区离子注入工艺流程,目的是提高寄
12、生的场效应晶体管的阈值电压,这样可以有效的改善寄生的场效应晶体管的形成漏电的问题。16集成电路制造工艺与工程应用讲义 2018/09/28 场区离子注入光刻处理。 场区离子注入。 去除光刻胶。 利用HDP CVD淀积场区SiO2。场区离子注入场区离子注入17集成电路制造工艺与工程应用讲义 2018/09/28STI(浅沟槽)隔离技术(浅沟槽)隔离技术利用STI隔离技术制造的集成电路也有几个需要注意的问题:a)第一个与沟槽上方的拐角有关,沟槽上方的拐角不能太尖,否则会造成沟槽侧壁反型,从而造成器件的亚阈值漏电流过大。b)第二个是白带效应,STI侧壁的热氧化也会引起轻微的白带效应。c)第三个与ST
13、I的厚度有关,STI的氧化层高度必须比有源区高,因为在后续的离子注入工艺后去光刻胶步骤不断会有酸槽,会消耗一部分氧化物。18集成电路制造工艺与工程应用讲义 2018/09/28LOD效应效应对于利用STI作隔离的深亚微米CMOS工艺制程技术,STI沟槽中填充的是隔离介质氧化物,由于硅衬底和隔离介质氧化物的热力膨胀系数不同,导致STI会产生压应力挤压邻近MOS的有源区,引起器件的电参数发生变化,这种效应称为STI应力效应,也称LOD效应(Length of Diffusion effect)。LOD效应主要影响器件的饱和电流(Idsat)和阈值电压(Vth)。19集成电路制造工艺与工程应用讲义
14、2018/09/28LOD效应效应LOD效应对模拟电路的影响特别大,例如电流镜电路。增加了伪器件的电流镜电路,目的是获得更好的电路匹配。为了降低LOD效应对电流镜电路的影响而增加伪器件从而增大STI到有效器件栅极的距离,获得更好的电路匹配。20集成电路制造工艺与工程应用讲义 2018/09/28硬掩膜版(硬掩膜版(Hard Mask)工艺技术)工艺技术a)湿法腐蚀是一种纯化学腐蚀,工艺简单,具有非常好的选择性,但是没有特定方向的,腐蚀后的线条宽度难以控制,腐蚀出的图形存在一定的偏差,无法高质量地完成图形转移和复制。b)干法刻蚀具有非常好的方向性,纵向上的刻蚀速率远大于横向的刻蚀速率,可获得接近
15、垂直的刻蚀轮廓。由于离子是全面均匀地溅射在硅片上,离子对光刻胶和无保护的薄膜材料会同时进行轰击刻蚀,其刻蚀的选择性比湿法腐蚀差很多。21集成电路制造工艺与工程应用讲义 2018/09/28硬掩膜版(硬掩膜版(Hard Mask)工艺技术)工艺技术a)硬掩膜版是首先利用很薄的光刻胶的把图形转移到中间层,再通过中间层把图形转移到底层薄膜材料。b)硬掩膜版工艺技术的方案实际是通过选择合适的硬掩膜版材料和刻蚀条件来调节硬掩膜版的选择性,从而得到高选择性的硬掩膜版材料,然后间接通过高选择性的硬掩膜版把图形转移到底层薄膜材料上,从而解决光刻胶选择性差和倾斜倒塌的问题,最终利用厚度很薄的光刻胶得到更高的分辨
16、率和更精准的底层图形。22集成电路制造工艺与工程应用讲义 2018/09/28硬掩膜版(硬掩膜版(Hard Mask)工艺技术)工艺技术光刻机光源的波长不断演进:436nm的G-线、365nm的I-线和248nm的DUV KrF,到193nm的DUV ArF。用于DUV ArF光刻的光刻胶的机械强度和刻蚀选择性都要比DUV KrF光刻的光刻胶差。因为刻蚀的过程中也会消耗一部分光刻胶,较差的选择性导致DUV ArF光刻的光刻胶的需要更厚的厚度才能完成刻蚀并把图形从光刻胶转移到需要被刻蚀的薄膜材料。另外DUV ArF光刻的对焦深度也要比DUV KrF光刻的小。芯片的线宽随着工艺特征尺寸缩小而缩小,
17、光刻胶的厚度与芯片的线宽的高宽比反而增大,也就是光刻胶的高度与宽度比增大,较大的光刻胶的高宽比和更小的对焦深度会导致光刻胶出现倾斜倒塌的几率增大。23集成电路制造工艺与工程应用讲义 2018/09/28硬掩膜版(硬掩膜版(Hard Mask)工艺技术)工艺技术多晶硅栅硬掩膜版的工艺流程:a)淀积多晶硅栅b)淀积的SiO2和SiON层c)栅光刻处理d)显影24集成电路制造工艺与工程应用讲义 2018/09/28硬掩膜版(硬掩膜版(Hard Mask)工艺技术)工艺技术多晶硅栅硬掩膜版的工艺流程:a)刻蚀硬掩膜版b)刻蚀多晶硅栅c)淀积的SiO2和SiON层d)栅光刻处理e)湿法刻蚀去除SiO2和
18、SiON。25集成电路制造工艺与工程应用讲义 2018/09/28漏致势垒降低效应漏致势垒降低效应图3-44 DIBL效应导致栅极对沟道的控制能力下降图3-45 NMOS长沟道器件表面的能带图图3-46 NMOS短沟道器件表面的能带图 对于长沟道器件,源和漏极的耗尽区宽度远小于器件的沟道长度,漏极的电压不会影响源极与衬底之间的自建势垒高度。对于短沟道器件,源和漏极的耗尽区宽度约等于器件的沟道长度,漏极电压的升高导致源极与衬底之间的自建势垒高度降低,随着漏极电压的升高,这个自建势垒高度不断降低,器件的沟道长度越短,DIBL效应就越严重,并且随着漏极电压不断增大而加强。26集成电路制造工艺与工程应
19、用讲义 2018/09/28漏致势垒降低效应漏致势垒降低效应改善漏致势垒降低效应的方法:a)通过降低栅氧化层厚度抑制DIBL效应的方法是通过提高栅控能力来提高栅极与衬底的介面电场,达到提高衬底势垒高度的目的,从而降低漏电流和防止源漏穿通。b)通过降低源漏区结深抑制DIBL效应的方法是通过减小漏极耗尽区与栅极的距离来提高栅控能力,达到控制衬底势垒高度的目的,从而防止源漏穿通。c)通过提高沟道掺杂浓度抑制DIBL效应的方法是通过降低漏极耗尽区的宽度,使得源和漏极的耗尽区宽度之和小于器件的沟道长度,从而防止源漏穿通。27集成电路制造工艺与工程应用讲义 2018/09/28晕环离子注入晕环离子注入为了
20、抑制短沟道器件的DIBL效应,在LDD结构中使用晕环(Halo,或者称口袋Pocket)离子注入来提高衬底与源漏交界面的掺杂浓度,从而降低源漏耗尽区的宽度,达到抑制短沟道器件的DIBL效应。晕环离子注入的类型是与衬底相同的,例如NMOS的晕环离子注入的类型是p型,而PMOS的晕环离子注入的类型是n型。图3-47 (a) LDD离子注入 (b) 晕环离子注入 (c) 源漏重掺杂离子注入28集成电路制造工艺与工程应用讲义 2018/09/28浅源漏结深浅源漏结深源和漏结深与DIBL效应成正比,可以通过减小源和漏结深改善DIBL效应。源和漏的扩展区LDD结深也与DIBL效应成正比。图3-48 0.1
21、8m CMOS的剖面图图3-49 45nm CMOS的剖面图图3-50 22nm FD-SOI CMOS的剖面图29集成电路制造工艺与工程应用讲义 2018/09/28倒掺杂阱倒掺杂阱亚微米以上的阱离子注入工艺是采用两次离子注入的方式:a)第一次是离子注入到沟道表面附近,然后再通过高温扩散推进到合适的深度。b)第二次是阈值电压离子注入。深亚微米阱工艺是倒掺杂阱,阱离子注入工艺是分三次离子注入:a)第一次是高能量和高浓度的阱离子注入,注入的深度最深,达到几微米;b)第二次是中等能量和中等浓度的防穿通沟道离子注入,离子注入到沟道及沟道下表面附近;c)第三次是低能量和低浓度的阈值电压调节离子注入,离
22、子注入到沟道表面附近。图3-51阱离子注入剖面图图3-52防穿通沟道离子注入剖面图图3-53阈值电压离子注入剖面图30集成电路制造工艺与工程应用讲义 2018/09/28阱邻近效应阱邻近效应图3-54 光刻胶反射离子导致阱边缘表面掺杂浓度不同的示意图图3-55 阱边缘表面掺杂浓度不同导致WPE效应的示意图靠近阱边缘的器件的电特性会受到器件沟道区域到阱边界距离的影响,这种现象称为阱邻近效应(Well Proximity Effect - WPE)。造成WPE效应的原因是在进行阱离子注入工艺时,经过电场加速的离子在光刻胶边界和侧面上发生了散射和反射,散射和反射离子会进入到硅表面,影响阱边界附近区域
23、的掺杂浓度,阱边界附近的掺杂浓度是非均匀的,它会随着距离阱边界的远近而变化,距离阱边界越近的区域,浓度越大,这种不均匀掺杂造成不同区域的器件的阈值电压和饱和电流是不同的。31集成电路制造工艺与工程应用讲义 2018/09/28阱邻近效应阱邻近效应0.11m工艺平台2.5V NMOS的阈值电压Vt随S(是器件沟道到阱边界的距离)变化的示意图。改善WPE效应的方法是根据电路设计要求判断是否需要考虑WPE效应的影响,从而选择器件沟道区域到阱边界的距离S的值。图3-56 0.11m 3.3V NMOS的Vt随S变化的示意图图3-57 NMOS到PW边界不同的版图32集成电路制造工艺与工程应用讲义 20
24、18/09/28反短沟道效应反短沟道效应在实际的工艺中引入了晕环离子注入,器件的阈值电压并不会随着沟道长度变小而变小,而是出现先增大后变小的效应,业界称这个效应为反短沟道效应。因为晕环离子注入是在器件沟道中源和漏有源区边界附近形成与沟道同型的中等掺杂区域,随着沟道长度变小,这两个中等掺杂区域会相互靠近,并可能重叠在一起,随着它们相互靠近,沟道的掺杂浓度会逐渐变大,导致阈值电压变大和饱和电流变小。65nm 1.2V NMOS的Vt随沟道长度变化的示意图33集成电路制造工艺与工程应用讲义 2018/09/28热载流子注入效热载流子注入效应应MOSFET的工作区间34集成电路制造工艺与工程应用讲义
25、2018/09/28图3-59 MOSFET理想的电压与电流特性曲线图3-60 MOSFET工作在线性区、非线性区和饱和区MOSFET的工作区间的工作区间MOSFET的工作区间:a)当VgVt(Vt为阈值电压)时,首先漏极电流随漏极电压线性增加,因为此时器件沟道的作用可以等效于一个电阻,这个工作区间称为线性区。b)随着漏极电压不断升高,栅极在漏极附近的反型层厚度不断减小,漏电流偏离线性,这个工作区间称为非线性区。c)当漏极电压继续不断增大时,漏电流的曲线缓慢变平,直到沟道被夹断,漏电流趋于定值,器件最终进入饱和区。35集成电路制造工艺与工程应用讲义 2018/09/28沟道电场强度沟道电场强度
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