quartus__用原理图输入法设计八位全加器实验.doc

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1、 实验一 用原理图输入法设计八位全加器一 实验目的熟悉利用Quartus II 的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。二 实验原理一个8位全加器可以由8个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出 cout 与相邻的高位加法器的最低进位输入信号 cin 相接。而1位全加器可以按照5.4节介绍的方法来完成。三 实验内容1：完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设计成一个硬件符号入库。键1、键2、键3

2、（PIO0/1/2）分别接ain、bin、cin；发光管D2、D1（PIO9/8）分别接sum和cout。半加器原理图如下所示：半加器仿真波形图如下图所示：一位全加器原理图如下所示：一位全加器仿真波形如下图所示：2，建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真、和硬件测试。建议选择电路模式1（附图F-2）：键2、键1输入8位加数：键4、键3输入8位被加数：数码6和数码5显示加和：D8显示进位cout。八位全加器原理图如下所示：八位全加器波形图如下所示：四 实验总结通过本次实验，我掌握了Quartus II 的原理图输入方法设计简单组合电路和层次化设计的方法和详细流程。2 程细法 计化层电 计法 入的 我实总 总实示 所形 加示所如 加 进显 和显 码码数位输、键加入键：-图式电议建测真、译完器位构全位上用设原层更示图形仿加示下如原示所图真器示所如 接） 光； 、 别/ 键 键入符一设电全并件上验仿、综编入理包设加和成内验成来的介 以加位接 信位的加高邻 位进加低现方以位间，加一由器全原验程流的路的式图行 把的全个一法计化掌电单计法输 目验实加全计输理用